【2017年整理】十集成电路设计技术与工具.pptVIP

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2017-06-08 发布于浙江
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【2017年整理】十集成电路设计技术与工具

第十章集成电路系统设计简介;内容提要;10.1 引言;10.2 数字系统硬件描述语言;10.2.1 基于Verilog HDL语言的数字系统设计流程;基于HDL语言的数字集成电路设计参考流程 ;10.2.2 Verilog概述;10.2.1 Verilog语言要素;基本语言要素;常用任务和函数;常用任务和函数;5）编译指令（以`反引号开头的标识符是编译器指令）;6）值集合 Verilog HDL有以下四种基本的值 ①0：逻辑0或“假” ②1：逻辑1或“真” ③x：未知 ④z：高阻;常量;7）数据类型 ;10.2.2.2运算符 ;运算符;10.2.2.3门级结构描述;2）用户定义的原语（User Defined Premitives，UDP） ;10.2.2.4连续赋值语句 ;10.2.2.5行为建模语句 1）过程结构;2）时序控制 ;事件控制;3）语句块 ;4）过程性赋值 ;5）if条件语句 ;Case条件语句;case、casez和casex的差别 ;case、casez和casex的差别;case、casez和casex的差别;6）循环语句 ;循环语句;各种PLD及其隶属关系;四种简单PLD的区别 ;10.3.2 基于FPGA的数字系统硬件验证 ;约束设置;平面布局图;10.4 VLSI数字系统逻辑综合语物理实现10.4.1逻辑综合基本概念以—DC为例;10.4.2 可综合HDL代码设计风格 ;10.4.3 布局与布线 ;10.4.4 设计实例;仿真;FPGA验证;验证;ASIC设计;10.5 混合信号系统硬件描述语言 ;两种语言集合的关系示意图;本章小结