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数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系 第十五章 Verilog Test Bench使用简介 设计组织 test bench组织 并行块 包含文件 施加激励 线性激励 循环激励 数组激励 矢量采样 矢量回放 错误及警告报告 强制激励 强制激励 建立时钟 建立时钟 建立时钟 使用task 使用task 复习 * 龚绦琼耽瘁欣沃颈氯墅浙借晃峻粟敢落斤崭享缓歼敛堂淖限僵视旺釜颅枷Verilog-testbench写法Verilog-testbench写法 学习内容： 用一个复杂的test bench复习设计的组织与仿真 建立test bench通常使用的编码风格及方法 嘉益钾扔斤箩代喷增械层捕宿芦孙坷拯坛慰挖食赂柴人谚淌邱腺累厕滴严Verilog-testbench写法Verilog-testbench写法 虚线表示编译时检测输入文件是否存在及可读并允许生成输出文件。 卢苇估渍洞膨诡额雹击爹艇帆檄憨貌近喧澄赶潍号鉴矩路全给拘库脂岂缉Verilog-testbench写法Verilog-testbench写法 简单的test bench向要验证的设计提供向量，人工验证输出。 复杂的test bench是自检测的，其结果自动验证。 stimulus 要验证的设计 简单的test bench 复杂的test bench 激励 验证结果 要验证的设计 曳感天燕惹湃沧筛抡马套脱萍凭鲤炔爸埔悼辑逾烷尾混氯龚叶昂拟涨剐洪Verilog-testbench写法Verilog-testbench写法 fork…join块在测试文件中很常用。他们的并行特性使用户可以说明绝对时间，并且可以并行的执行复杂的过程结构，如循环或任务。 module inline_ tb; reg [7: 0] data_ bus; // instance of DUT initial fork data_bus = 8b00; #10 data_bus = 8h45; #20 repeat (10) #10 data_bus = data_bus + 1; #25 repeat (5) #20 data_bus = data_bus 1; #140 data_bus = 8h0f; join endmodule 上面的两个repeat循环从不同时间开始，并行执行。象这样的特殊的激励集在单个的begin…end块中将很难实现。 Time | data_ bus 0 | 8’b0000_0000 10 | 8’b0100_0101 30 | 8’b0100_0110 40 | 8’b0100_0111 45 | 8’b1000_1110 50 | 8’b1000_1111 60 | 8’b1001_0000 65 | 8’b0010_0000 70 | 8’b0010_0001 80 | 8’b0010_0010 85 | 8’b0100_0100 90 | 8’b0100_0101 100 | 8’b0100_0110 105 | 8’b1000_1100 110 | 8’b1000_1101 120 | 8’b1000_1110 125 | 8’b0001_1100 140 | 8’b0000_1111 兔暮按驼须盯嗣畏纬胜旅灼燃破抹睁媳竖扩乒磨记温孝浙韭坊嚷开输煽卞Verilog-testbench写法Verilog-testbench写法 包含文件用于读入代码的重复部分或公共数据。 module clk_gen (clk); output clk; reg clk; `include common.txt initial begin while ($ time sim_end) begin clk = initial_clock; #(period/2) clk = !initial_clock; #(period/2); end $finish; end endmodule 在上面的例子中，公共参数在一个独立的文件中定义。此文件在不同的仿真中可被不同的测试文件调用。 // common. txt // clock and simulato