2015通信原理实验(4次NEW)选编.doc

目录 实验一 信号源实验 1 第一部分： CPLD可编程数字信号发生器实验 1 第二部分 模拟信号源实验 6 实验二 码型变换实验 12 实验三 移相键控（PSK/DPSK）调制与解调实验 18 实验四 脉冲编码调制解调实验 25 实验一 信号源实验 第一部分： CPLD可编程数字信号发生器实验 实验目的 熟悉各种时钟信号的特点及波形。 熟悉各种数字信号的特点及波形。 实验内容 熟悉CPLD可编程信号发生器各测量点波形。 测量并分析各测量点波形及数据。 学习CPLD可编程器件的编程操作。 实验器材 信号源模块 一块 连接线 若干 20M双踪示波器 一台 实验原理 CPLD可编程模块用来产生实验系统所需要的各种时钟信号和各种数字信号。它由CPLD可编程器件ALTERA公司的EPM240T100C5、下载接口电路和一块晶振组成。晶振JZ1用来产生系统内的32.768MHz主时钟。 CPLD数字信号发生器 包含以下五部分： 时钟信号产生电路 将晶振产生的32.768MHZ时钟送入CPLD内计数器进行分频，生成实验所需的时钟信号。通过拨码开关S4和S5来改变时钟频率。有两组时钟输出，输出点为“CLK1”和“CLK2”，S4控制“CLK1”输出时钟的频率，S5控制“CLK2”输出时钟的频率。 伪随机序列产生电路 通常产生伪随机序列的电路为一反馈移存器。它又可分为线性反馈移存器和非线性反馈移存器两类。由线性反馈移存器产生出的周期最长的二进制数字序列称为最大长度线性反馈移存器序列，通常简称为m序列。 以15位m序列为例，说明m序列产生原理。 在图1-1中示出一个4级反馈移存器。若其初始状态为（）＝（1,1,1,1），则在移位一次时和模2相加产生新的输入，新的状态变为（）＝（0,1,1,1），这样移位15次后又回到初始状态（1,1,1,1）。不难看出，若初始状态为全“0”,即“0,0,0,0”，则移位后得到的仍然为全“0”状态。这就意味着在这种反馈寄存器中应避免出现全“0”状态，不然移位寄存器的状态将不会改变。因为4级移存器共有24=16种可能的不同状态。除全“0”状态外，剩下15种状态可用，即由任何4级反馈移存器产生的序列的周期最长为15。 图1-1 15位m序列产生 信号源产生一个15位的m序列，由“PN”端口输出，可根据需要生成不同频率的伪随机码，码型为111100010011010，频率由S4控制，对应关系如表1-2所示。 帧同步信号产生电路 信号源产生8K帧同步信号，用作脉冲编码调制的帧同步输入，由“FS”输出。 NRZ码复用电路以及码选信号产生电路 码选信号产生电路：主要用于8选1电路的码选信号；NRZ码复用电路：将三路八位串行信号送入CPLD，进行固定速率时分复用，复用输出一路24位NRZ码，输出端口为“NRZ”，码速率由拨码开关S5控制，对应关系见表1-2。 终端接收解复用电路 将NRZ码（从“NRZIN”输入）、位同步时钟（从“BS”输入）和帧同步信号（从“FSIN”输入）送入CPLD，进行解复用，将串行码转换为并行码，输出到终端光条（U6和U4）显示。 24位NRZ码产生电路 本单元产生NRZ信号，信号速率根据输入时钟不同自行选择，帧结构如图1-2所示。帧长为24位，其中首位无定义（本实验系统将首位固定为0），第2位到第8位是帧同步码（7位巴克码1110010），另外16位为2路数据信号，每路8位。此NRZ信号为集中插入帧同步码时分复用信号。光条（U1、U2和U3）对应位亮状态表示信号1，灭状态表示信号0。 图1-2 帧结构 并行码产生器 由手动拨码开关S1、S2、S3控制产生帧同步码和16路数据位，每组发光二极管的前八位对应8个数据位。拨码开关拨上为1，拨下为0。 2）八选一电路 采用8路数据选择器74LS151，其管脚定义如图1-3所示。真值表如表1-1所示。 表1-1 74LS151真值表 C B A STR Y L L L L D0 L L H L D1 L H L L D2 L H H L D3 H L L L D4 H L H L D5 H H L L D6 H H H L D7 × × × H L 图1-3 74LS151管脚定义 74LS151为互补输出的8选1数据选择器，数据选择端（地址端）为C、B、A，按二进制译码，从8个输入数据D0～D7中选择一个需要的数据。STR为选通