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第4节常用数字电路的设计
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第 4 节 常用数字电路的设计
[学习要求]可利用简单的VHDL 语法进行简单组合逻辑电路和时序逻辑电路的设计。
[重点与难点]
重点：基于真值表 的组合逻辑电路的设计； 基于状态机的时序电路的设计 。
难点：基于状态机的时序电路的设计。
[理论内容]
一、组合逻辑电路的设计
对于很多的组合逻辑电路都可以利用卡诺图化简更简的逻辑电路，但在 VHDL 语言
中我们没有必要化简，可以直接利用真值表对电路进行描述，化简的过程可由 VHDL
软件系统 自动完成。
下面我们以多路选择器为例，设计如图 1 所示的多路选择器。假定 A 、B 、C、D 和
Z 分别为四位的总线结构。
图 1 多路选择器
这个多路选择器的真值表如下表所示。
多路选择器的真值表
地址选择线 输出
S0 S1 Z
0 0 A
0 1 B
1 0 C
1 1 D
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以下是用不同语法实现的程序片段：
--***************库定义部分************
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_arith.all;
Use ieee.std_logic_unsigned.all;
--*************实体部分****************
Entity MUX is
Port(
A,B ，C，D : in std_logic_vector(3 downto 0);
S: in std_logic_vector(1 downto 0);
Z : out std_logic_vector(3 downto 0)
);
end MUX;
--************* 以下采用并发语句实现*****************
--************用 When-else 语句实现的结构体****************
architecture a of MUX is
begin
Z= A when (S=”00”) Else
B when (S=”01”) Else
C when (S=”10”) Else
D;
End a;
--************用 With-Select 语句实现的结构体****************
architecture b of MUX is
begin
with S Select
Z= A when “00”,
B when “01”,
C when “10”,
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D when others;
End b;
--************* 以下采用顺序语句实现*****************
--******
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