【2017年整理】Veri与logHDL语法基础.ppt

Verilog HDL语法基础 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 本章主要内容 Verilog HDL语言的特点 Verilog HDL语言的描述方式 模块与端口 注释 常量，变量与逻辑值 操作符 操作数 参数 编译指令 系统任务和函数 程序实例 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.1 Verilog HDL的特点 并行性：所谓的并行性就是说可以同时做几件事情。Verilog语言不会顾及代码顺序问题，几个代码块可以同时执行；而软件语言必须按顺序执行，上一句执行不成功，就不能执行下一句。 时序性：Verilog语言可以用来描述过去的时间和相应发生的事件；而软件语言则做不到。 互连：互连是硬件系统中的一个基本概念，Verilog语言中的wire变量可以很好地表达这样的功能；而软件语言并没有这样的描述。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.2 Verilog HDL的描述方式 Verilog HDL采用三种描述方式来进行设计： 数据流描述：采用assign语句，连续赋值，数据实时变化，赋值对象一般定义为wire型。 行为级描述：使用always或者initial语句，过程赋值，赋值对象一般定义为reg型，不一定会形成寄存器。 结构化模型：通过实例化已有的功能模块来建模。 在一个设计中我们往往会混合使用这三种描述方式。 Verilog HDL是对大小写敏感的语言，同样的词汇，大写和小写是不同的符号。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 图 3–1 典型的Verilog设计描述示意图 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.3模块和端口 模块是Verilog的基本描述单元，可大可小，大到一个复杂的系统，小到一些基本的逻辑门单元，主要用来描述某个设计的功能或结构及其与其他功能模块通信的外部端口。 对于模块而言，需要有一个模块名称来标示模块，在端口列表的括号后面一定要以 “；”结束。 模块一般都有端口列表，端口与端口之间用 “，”隔开。但是仿真语言没有端口列表，因为仿真是一个封闭的系统，端口已经实例化在内部。 端口声明部分需要声明端口的方向和位宽。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. module 模块名称（端口列表）； //端口定义声明； input， output， inout //内部变量及参数声明 wire， reg， functioion， task， parameter， define， etc //模块功能实现 数据流描述: assign 行为级描述:initial， always 结构化描述: module例化 其他用户原语 endmodule Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 例 3–1 端口声明 //Port Declaration input [4:0] a; // 信号名为a的5输入信号 inout b; // 双向信号b output [6:0] c; // 信号名为c的7