第2章 Blackfin 609 DSP内部结构.ppt

2-* ICPLB_DATAn寄存器 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 复位：0000 0000 0000 0000 31 16 0 15 CPLB_L1_CHBL: 当L1内存被当作静态存储器时，清除这一位。 为0时，表示L1不能用于高速缓存。为1表示L1能够高速缓存。 CPLB_LRUPRIO: 为0表示低优先级，为1表示高优先级。 CPLB_VALID: 　为0表示无效的CPLB通道，　　为1表示有效的CPLB通道。 CPLB_LOCK: 在CPLB替代算法中，可以被软件使用。 为0表示没有锁定，CPLB通道可以被取代， 为1表示锁存，CPLB通道不被取代。 CPLB_USER_RD: 为0表示用户读通道模式产生保护违法异常发生。　　　　　　 为1表示用户读通道模式允许。 注：n＝15：0 Page size： 00 — 1KB 01 — 2KB 10 — 1MB 11 — 4MB 2-* DCPLB_DATAn 寄存器 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 CPLB_L1_AOW： 仅当通写高速缓存时有效（CPLB_VALID=1,　　CPLB_WT=1）。 为0表示仅为读操作流水线。 　　　为1表示同时为读和写操作分配流水线。 CPLB_WT： 只在高速缓存模式工作。为0表示回写，为1表示通写。 CPLB_L1_CHBL: 当L1存储器被用作SRAM时，清除这一位。为0表示在L1不可用作高速缓存，为1表示在L1可用于高速缓存。 CPLB_VALID: 为0表示非法的CPLB通道，为1表示有效的CPLB通道。 CPLB_LOCK： 在CPLB替代算法中可以被软件使用。为0表示没有锁存，CPLB通道可以被取代，为1表示锁存，CPLB通道不能被取代。 CPLB_USER_RD：为0表示读通道产生保护突发异常。为1表示用户模式读通道允许。 CPLB_USER_WR： 为0表示用户模式写通道产生保护突发异常。　　　　　　　　　　　　　　为1表示用户模式写通道允许。 CPLB_DIRTY： 仅当高速回写时有效（CPLB_VALID=1,CPLB_WT=0，CPLB_L1_CHBL=1）.为0表示清除，为1表示废除不用。当这一位为0时，在这个页面上的存储操作会产生一个保护突发异常。这一位只能通过写这个寄存器来修改。异常服务例必须设置这一位。 CPLB_SUPV_WR： 为0表示监督模式写通道产生一个保护突发异常。 为1表示监督模式写通道允许。 注：n＝15：0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 2-* 保护操作实例 设置CPLBs来定义区域和属性： 默认硬件CPLBs被用于MMRs与中间结果寄存器存储。 CPLBs必须配置成L1的数据和指令存储，并且不是高速缓存。 禁止所有的存储器，而不仅仅是期望的存储空间。 执行指令。 如果代码试图去访问那些被禁止存或者受保护的存储器，那么一个内存保护不当就突然发生。 2-* 直接访问高速缓存 一旦L1存储器被配置为高速缓存，那么它不可以通过DMA或者内核读取。 ITEST_COMMAND和ITEST_DATA存储器映射寄存器都允许直接访问指令存储器标签和流水线。 类似的寄存器在数据Cache中也存在的。 在直接禁止高速流水线过程中相当有用。 2-* 配置存储器 当执行代码或提取数据是从L1存储器取出来时，能获得最好的系统性能。 可以用两种方法填补L1存储器——高速缓存和动态下载——这两种方法Blackfin系列处理器都支持。 微处理器已经很有代表性的应用了高速缓存的方法，因为在它们的外部存储器里有大量的程序。 DSP很典型地使用了动态下载，因为它需要直接控制那些运行在最快存储器上的代码。 Blackfin系列处理器允许程序员选择一种或两种方法优化系统性能。 2-* Blackfin处理器有Cache？ 为了允许用户利用单周期访问的存储器，而不必特别手动地搬动指令或数据 L2 memory可以被用来保存大程序和数据集合 当使能Cache时，连进和连出L1 memory的路径被优化后执行 自动地优化那些重新使用最近访问的和附近的数据的代码 2-* 可配置的L1存储器选择 L1指令存储器 L1数据存储器A L1数据存储器B L1数据暂存 Cache Cache Cache SRAM Cache Cache SRAM SRAM Cache S