【2017年整理】北航与夏宇闻VerilogHDL语法详细讲解.ppt

语法详细讲解强制激励; #20 deassign top.dut.fsml.state_reg; end force 和 release 用于寄存器类型和网络连接类型（例如：门级扫描寄存器的输出）的强制赋值，强制改写其它地方的赋值。 initial begin # 10 force top.dut.counter.scan_reg.q=0; # 20 release top.dut.counter.scan_reg.q; end 在以上两个例子中，在10到20 这个时间段内，网络或寄存器类型的信号被强制赋值，而别处对该变量的赋值均无效。 force的赋值优先级高于assign。 如果先使用assign，再使用force对同一信号赋值，则信号的值为force所赋 的值， ;语法详细讲解强制激励;语法详细讲解建立时钟 ;[例2]简单的带延迟的对称方波时钟：;语法详细讲解建立时钟 ;语法详细讲解怎样使用任务;语法详细讲解怎样使用任务;语法详细讲解怎样使用任务;语法详细讲解存储建模;存储设备建模必须注意以下两个方面的问题： 声明存储容量的大小。 提供对内容的访问权限，例如： 只读 读写 同步读写 多次读，同时进行一次写 多次同步读写，同时提供一些方法保证一致性 ;myrom.v `timescale 1ns/10ps module myrom(read_data,addr,read_en_); input read_en_; input [3:0] addr; output [3:0] read_data; reg [3:0] read_data; reg [3:0] mem [0:15]; initial $readmemb(“my_rom_data”,mem); always @ (addr or read_en_) if(!read_en_) read_data=mem[addr]; endmodule ;语法详细讲解简单ROM建模;语法详细讲解简单RAM建模; 上述模型是可综合的，但是许多工具只产生一系列的寄存器，这一般就需要更大的空间，从而比实际的存储器的价格更昂贵。;例： module scalable_ROM(mem_word,address); parameter addr_bits=8; //size of address bus parameter wordsize=8; //width of a word parameter words=(1addr_bits); //size of mem output [wordsize:1] mem_word; //word of memory input [addr_bits:1] address; //address bus reg [wordsize:1] mem [0:words-1]; //mem declaration //output one word of memory wire [wordsize:1] mem_word=mem[address]; endmodule;语法详细讲解容量可变的存储器建模; 可以通过使用一个循环或系统任务来载入存有数据的整个存储器。 使用循环把值赋给存储数组。 for(i=0;imemsize;i=i+i) // initialize memory mema[i]={wordsize{1’b1}}; 调用$readmem系统任务。 //load memory data form a file $readmemb(“mem_fi