桂林行业工业学院出最强语言复习题C.docVIP

一、单选题 1. 对FPGA器件特点描述正确的是: ( B ) A：采用EEPROM工艺 B：采用SRAM工艺 C：集成度比PAL和GAL低 D：断电后配置数据不丢失 2. CPLD和FPGA的不同特性( D ) A：高密度 B：髙速度 C：在系统编程 D：加密 3. 下面哪种VHDL库使用时不需声明（ C ） （A）IEEE库 （B）ASIC库 （C）WORK库 （D）ALTERA库 4. STD_LOGIC_1164程序包的正确声明方法是：（ C ） （A）USE STD_LOGIC_1164 （B）USE IEEE.STD_LOGIC_1164 （C）USE IEEE.STD_LOGIC_1164.ALL （D）USE 5. 类属说明的正确格式是：（ B ） （A）GENERIC(delay:TIME=20us); （B）GENERIC(delay:TIME:=20us); （C）GENERIC(delay TIME=20us); （D）GENERIC(delay=TIME:=20us); 6. 变量不能在VHDL程序中的哪个结构部分声明的是（ A ）： （A）结构体 （B）进程 （C）函数 （D）过程 7. signal a:bit; signal b:bit_vector(1 downto 0);下面正确的表达式是：( C ) （A）b=a （B）a=b （C）a=b(0) （D）a:=b(0) 8. 在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGICE 有( D )种逻辑值。 A 2 B 3 C 8 D 9 9. ＶＨＤＬ语言程序结构中必不可少的部分是：（ D ） （A）库 （B）程序包 （C）配置 （D）实体和结构体 10. 能反馈输出信号至内部的端口模式是（ C ）： （A）ＩＮ （B）ＯＵＴ （C）ＢＵＦＦＥＲ （D）ＩＮＯＵＴ 11. ＶＨＤＬ语言优先级最高的运算符是（ C ）： （A）AND （B）OR （C）NOT （D）XOR 12. signal a,b:bit; signal y:bit_vector(1 downto 0);下面正确的表达式是：(D ) （A）y=a （B）y=b （C）y=b and a （D）y=ba 13. 常量的正确格式是：（ B ） （A）CONSTANT Vcc:REAL=5.0 ; （B）CONSTANT Vcc:REAL:=5.0 ; （C）CONSTANT Vcc REAL=5.0 ; （D）CONSTANT Vcc:=5.0 ; 14. 进程内不能定义( C ): A：常量 B：变量 C：信号 D：子程序 15. 在VHDL中，用语句( D )表示检测clock的下升沿。 A clock’EVENT B clock’EVENT AND clock=’1’ C clock=’1’ D clock’EVENT AND clock=’0’ 16. VHDL程序设计结构体的基本功能是：( C )。 A. 声明结构体中将用到的数据类型、元件、常数、子程序等 B. 定义本设计的输入/输出端口 C. 说明本设计内部结构与外部端口间的逻辑关系 D. 为本设计选定特定的结构体 17. 在下列操作中,最高优先级的运算操作符是( C )。 A . AND B. OR C. NOT D. * 18.进程中的变量赋值语句，其变量更新是( A )。 A. 立即完成； B. 按顺序完成； C. 在进程的最后完成； D. 都不对。 19. 在一个VHDL设计中idata是一个信号，数据类型为std_logic_vector，试指 出下面( D )赋值语句是错误的。 A. idata = B. idata = B”0000_1111” C. idata = X”AB” D. idata = B”21” 20. 下述哪个语句可用于描述组合电路：( C )。 A. case_is_when