【2017年整理】选择题数字电路.docVIP

在二进制计数系统中，每个变量的取值为 A.0和1 二进制数的权值为 B.2的幂 连续变化的量称为 B.模拟量 十进制数386的8421BCD码为 B.0011 1000 0110 在下列数中，不是余3BCD码的是 C.0010 十进制数的权值为 D.10的幂 负二进制数的补码等于 D.反码加1 算术运算的基础是 A.加法运算 二进制数-1011的补码是 D.10101 二进制数最高位有效位（MSB）的含义是 A.最大权值 标准与-或表达式是 B.最小项相或的表达式 标准或-与表达式是 C.最大项相与的表达式 一个输入为A、B的两输入端与非门,为保证输出低电平,要求输入为 D.A=1、B=1 要使输入为A、B的两输入或门输出低电平，要求输入为 C.A=0、B=0 n个变量的逻辑函数全部最大项有 C.2n次方个 实现逻辑函数Y=AB*CD需用 B.三个与非门 二输入端的与门一个输入端接高电平，另一个输入信号时，则输出与输入信号的关系是 A.相同 TTL与非门带同类门电路的灌电流负载个数增多时，其输出的低电平 B.上升 要使输出的数字信号和输入的相反,应采用 C.非门 异或门一个输入端接高电平,另一个输入信号时,则输出与输入信号的关系是 D.反相 二输入端的或门一个输入端接低电平,另一个输入端接入脉冲信号时,则输出与输入信号的关系是 A.相同 已知输入A、B和输出Y的波形如图3.1所示，能实现此波形的门电路是 D.同或门 已知输入A、B和输出Y的波形如图3.2所示，能实现此波形的门电路是 C.异或门 已知输入A、B和输出Y的波形如图3.2所示，能实现此波形的门电路是 A.与非门 分析组合逻辑电路的目的是要得到 B.逻辑电路的功能 设计组合逻辑电路的目的是要得到 A.逻辑电路图 二-十进制编码器的输入编码信号应有 D.10个 和4位串行进位加法器相比，使用4位超前进位加法器的目的是 B.提高加法运算速度 将一个输入数据送到多路输出指定通道上的电路是 A.数据分配器 从多个输入数据中选择其中一个输出的电路是 B.数据选择器 4线-10线译码器如输出状态只有Y2=0，其余输出均为1，则它的输入状态为 C.0010 为使3线-8线译码器CT74LS138能正常工作，使能端STaSTbSTc的电平应取 C.100 能对二进制数进行比较的电路是 A.数值比较器 输入n位二进制代码的二进制译码器，输出端的个数为 C.2n次方个 要使由与非门组成的基本RS触发器保持原状态不变，Rd和Sd端输入的信号应取 C.Rd=Sd=1 要使由或非门组成的基本RS触发器保持原状态不变，Rd和Sd端输入的信号应取 A.Rd=Sd=0 在下列触发器中，没有约束条件的是 D.边沿触发器 维持阻塞D触发器在时钟脉冲CP上升沿到来前D=1，而在CP上升沿到来以后D变为0，则触发器状态为 B.1状态 下降沿出发的边沿JK触发器在时钟脉冲CP下降沿到来前J=1、K=0，而在CP下降沿到来后变为J=0、K=1，则触发器状态为 B.1状态 边沿触发器只能用 B.边沿触发 下降沿触发的边沿JK触发器CT74LS112的Rd=1、Sd=1，且J=1、K=1时，如输入时钟脉冲的频率为110kHz的方波，则Q端输出脉冲的频率为 C.55Khz 要将维持阻塞D触发器CT74LS74输出Q置为低电平0时，则输入为 D.D=1，Rd=0、Sd=1，输入CP正跃变 时序逻辑电路的主要组成电路是 B.触发器和组合逻辑电路 如果将边沿D触发器的Q端和D端相连，则Q端输出脉冲的频率为输入时钟脉冲CP的 A.二分频 一个三进制计数器和一个八进制计数器串接起来后的最大计数值为 C.23 由4个触发器组成的计数器，状态利用率最高的是 D.二进制计数器 由两个模数分别为M、N的计数器级联成的计数器，其总的模数为 C.M*N 利用集成计数器的同步清零功能构成N进制计数器时，写二进制代码的数是 C.N-1 利用集成计数器的异步置数功能构成N进制计数器时，写二进制代码的数是 B.N 加/减计数器的功能是 D.既能进行加法计数又能进行减法计数 由上升沿D触发器构成异步二进制减法计数器时，最低位触发器CP端接时钟脉冲，其他各触发器CP端应接 A.相邻低位触发器Q端 由上升沿D触发器构成左移位寄存器时，最右端触发器D端接左移串行输入数据，其他触发器D端应接 C.相邻右端触发器Q端