Xilinx FPGA 开发中遇到的问题及解决途径(国外英文资料).docVIP

Xilinx FPGA 开发中遇到的问题及解决途径(国外英文资料) Q： 检查时间规格… 检查分区… 检查扩展设计… 分区实施状况------------------------------- fatal_error：hierarchicaldesignc：partitionhelper。C：226:误差：ipartitionhelper：：ispartition称为零块。过程将终止。关于这个错误的更多信息，请参考答案数据库或打开WebCase中这个项目附加在/support。 一个： 没办法，只能新建一个工程，把需要的文件拷贝过来。事故起因可能是：项目属性改过顶层文件类型：NGC /非政府组织，并实现；破坏了。ISE文件的结构。可能。 Q： 顶层文件中明明有若干个模块（M1，M2上…）的实例，在ISE的源视图，顶的层次却不显示其子模块M1、M2… 一个： 一个原因可能是顶层文件有语法错误，例如，某处多写一个“；”。 Q： 错误：hdlcompilers：87“凸轮。V”线89找不到模块/原始的cam_v5_1”： 在ISE 9.1i，项目导航不妥善处理与EDN网络IP核的支持文件。作为一种方法来解决这个问题，如果IP内核支持VHDL，对于核心功能模型的目标语言可以改变VHDL。要做到这一点，选择在源窗口中的IP核，然后右击视图HDL的功能模型，并选择属性。 Q： 行为仿真正确，但是到布线后仿真，输出有信号但错误，确信频率没有问题，那么会是什么原因？一： 如果实例化某模块，而只连接了其部分端口，其无连接的端口在行为仿真时认为是无关值X或Z，而在后防真时被认为是0，如果无连接的端口中有模块中的关键信号而被错误地认为0，则会出现结果错误，而非逻辑本身的错误。 Q： 用CoreGen生成的三态以太网MAC核心，用xCo文件，会出现speedis100和speedis10100无输出，时钟错误，逻辑混乱。 一个： 用。V文件代替xCo文件，错误消失，原因未知。 Q： 错误：ngdbuild：604逻辑块的camcon_inst / data_fifo”型的ll_fifo_0_1_16_8_32_2_1_false”无法解决。引脚名称拼写错误会导致这个失踪的EDIF或NGC文件，或一个类型名称的拼写错误。符号“ll_fifo_0_1_16_8_32_2_1_false”未在目标VIRTEX2P支持。 一个： 综合工具使用的是Synplify，ll_fifo带有实例化参数，处理后的文件名很怪，不能解析。综合工具改用XST，就没有这个问题了，可见Synplify和ISE结合的并不好。 Q： 本来好好的ll_fifo，其输入由直接连接组合逻辑改成了先组合逻辑后时序寄存，却无论如何也得不到正确的输出了可以确定与输出端口的dst_rdy信号无关。 一个： 原因是输入信号经过时序寄存时，时钟沿用的不对，应该用下降沿约定输入用下降沿采样，输出用上升沿。 注： 在ISE中， Double click on the Modelsim simulation, dont try to open the Modelsim property option in the operation process, will lead to serious consequences. A serious error occurred in the ISE GUI, the error does not appear after the restart ISE, but there will be a strange phenomenon: every time after the completion of Synthesis, refresh the ISE interface, it will modify the Synthesis file, the process window Out of date once again become a XST icon icon, is the need to re synthesis. Re install the ISE runtime environment. All reinstall the ISE, the problem still do not know ISE, may be the project file is corrupted. The reconstruction project. NOTE: Xilinx CoreGenerator generated FIFO, independent clock, Distributed RAM, FIFO standard, a rden a cloc