十进制法计数器.docVIP

学校： 河南工业职业技术学院班级： 电气工程系生产过程0901学号： 0402090132 0402090101姓名： 李海成 宋社十进制 学校： 河南工业职业技术学院 班级： 电气工程系生产过程0901 学号： 0402090132 0402090101 姓名： 李海成 宋社 十进制加法计数器 在数字系统中，常需要对时钟脉冲的个数进行计数，以实现测量、运算和控制等功能。具有计数功能的电路，称为计数器。 计数器是一种非常典型、应用很广的时序电路，计数器不仅能统计输入时钟脉冲的个数，还能用于分频、定时、产生节拍脉冲等。计数器的类型很多，按计数器时钟脉冲引入方式和触发器翻转时序的异同，可分为同步计数器和异步计数器；按计数体制的异同，可分为二进制计数器、二—十进制计数器和任意进制计数器；按计数器中的变化规律的异同，可分为加法计数器、减法计数器和可逆计数器。 二进制加法计数器运用起来比较简洁方便，结构图和原理图也比其它进制的简单明了，但二进制表示一个数时，位数一般比较长。十进制是我们日常生活中经常用到的，不用转换，所以设计十进制加法计数器比设计二进制加法计数器应用广泛，加法器是以数据的累加过程，日常生活中，数据的累加普遍存在，有时候需要一种计数器对累加过程进行运算处理，所以设计十进制加法计数器应广大人们生活的需要，对我们的生活有一个积极地促进作用，解决了生活中许多问题，所以会设计十进制加法计数器使我们对数字电路的理论和实践知识的充分结合，也使我们对电子技术基础有了深刻的了解，而且增强了我们对电子技术基础产生了浓厚的兴趣，这次课程设计使我受益匪浅！ 目录 设计题目……………………………………………………………………………………3 设计目的……………………………………………………………………………………3 设计依据……………………………………………………………………………………3 设计内容……………………………………………………………………………………3 设计思路……………………………………………………………………………………4 设计方案……………………………………………………………………………………7 改进意见……………………………………………………………………………………10 设计总结……………………………………………………………………………………11 参考文献……………………………………………………………………………………12 一、设计题目 十进制加法计数器 二、设计目的 学习电子电路设计任务。 通过课程设计培养学生自学能力和分析问题、解决问题的能力。 通过设计使学生具有一定的计算能力、制图能力以及查阅手册、使用国家技术标准的能力和一定的文字表达能力。 设计依据 用JK触发器组成。 实现同步或异步加法计数。 设计内容 复习课本，收集查阅资料，选定设计方案； 绘制电气框图、电气原理图； 对主要元器件进行计算选择，列写元器件的规格及明细表； 设计总结及改进意见； 参考资料； 编写说明书。 五、设计思路 1.设计时序逻辑电路的原则和步骤 在设计时序逻辑电路时，要求设计者根据给出的具体逻辑问题，求出完成这一逻辑功能的时序电路来。所设计出的逻辑电路应力求最简。 当选用规模集成电路设计时，电路最简的标准是所用的触发器和门电路的数目最少，而且触发器和门电路的输入端数目最少。而当使用中规模集成电路时，电路最简的标准则是使用的集成电路数目最少，种类最少，而且互连线也最少。 2.逻辑抽象，得出状态转换图、表 将一个给定的实际逻辑关系表示为时序逻辑函数，可以用状态转换表来描述，也可以用状态转换图来描述。这就需要： 分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入变量，取结果作为输出变量。 定义输出、输入逻辑状态的含义，并将电路状态顺序编号。按照题意列出电路的状态转换表或画出状态转换图。这样，就把给定的逻辑问题抽象为一个时序逻辑函数了。 3.状态化简 如果在状态转换图中出现这样两个状态：它们在相同的输入条件下转换到同一次态去，并得到一样的输出，则称它们为等价的状态。显然，等价状态是重复的，可以合并为一个。电路的状态数越少，存储电路就越简单。 状态简化的目的就在于将等价状态尽可能地合并，以得出最简的状态转换图。? 4.状态分配 状态分配又称状态编码。时序逻辑电路的状态是用触发器状态的不同组合来表示的。因此，首先需要确定触发器的数目n。n个触发器共有2n种状态组合，为获得M个状态组合，必须取 2n-1M ≤ 2n 给每个电路状态规定对应的触发器状态组合。每组触发器的状态组合都是一组二进制代码，因此将这项工作又称为状态编码。如果编码方案选择得当，设计结果可以很简单；反之