5_VHDL语句.pptVIP

实 验 实验5-2 循环冗余校验（CRC）模块设计 sdata：12位的待发送信息 datald：sdata的装载信号 datacrc：附加上5位CRC校验码的17位CRC码，在生成模块被发送，在接收模块被接收。 clk：时钟信号 rdata：接收模块（检错模块）接收的12位有效信息数据 hsend、hrecv：生成、检错模块的握手信号，协调相互之间关系 error：误码警告信号 datafini：数据接收校验完成 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 实 验 实验5-2 循环冗余校验（CRC）模块设计 例5-36中采用的CRC生成多项式为X5+X4+X2+1，校验码为5位，有效信息数据为12位。 【例5-36】 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; USE ieee.std_logic_arith.ALL; ENTITY crcm IS PORT (clk : IN std_logic; sdata : IN s