7VHDL语句.pptVIP

第7章 VHDL语句;;7.1.3 CASE语句;【例7-1】根据4位输入码确定哪一位输出为1 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT (s4,s3, s2,s1 : IN STD_LOGIC; z4,z3, z2,z1 : OUT STD_LOGIC); END mux41; ARCHITECTURE activ OF mux41 IS BEGIN PROCESS (s4,s3,s2,s1 ) variable sel : INTEGER RANGE 0 TO 15; BEGIN sel:= 0 ; -- 输入初始值 IF (s1 =1) THEN sel := sel+1 ; ELSIF (s2 =1) THEN sel := sel+2 ; ELSIF (s3 =1) THEN sel := sel+4 ; ELSIF (s4 =1) THEN sel := sel+8 ; ELSE NULL; -- 注意，这里使用