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IEEE超大规模集成电路(VLSI)系统最大化的功能成品率三维集成晶片：摘要。通过使用硅焊的三维集成电路技术带来了很多好处，包括提高了他固有的功能，增加了电路的性能，健壮了异构集成和减少了成本。晶圆与晶圆之间的集成更可能支持更高的硅焊密度和最高的输出。然而，类似相反的莫薄片的集成他不能从测试和坏死中获得利益。在晶圆薄片集成中，晶圆是完全粘在一起，如果无意中集成一个坏死于一晶圆一个好的死于另一个晶片从而减少收益率。在本文，我们提出将晶圆薄片三位集成最大利益化的解决方案, 假设每一个部位坏死能够在晶圆测试之前焊接。我们在整个过程中要利用可恢复性并且并提出晶片分配最大数量的好的三维集成电路的算法。我们的算法的范围从可伸缩的、快速启发式方法到最优方法,完全将晶片薄片三位集成的利益最大化。利用现实的缺陷模型和本身产量模拟，对于大量的晶片栈来说我们证明了我们方法的有效性。我们最终证明他可能显著提高了收益在对比于没有分配这个方法的 薄片。介绍： 伴随着硅焊的三维晶片集成技术是一项新的技术，它允许垂直叠加和连接的多个模快成一个三维集成电路。这里有大量的利益和动机去发展这项技术，主要包括：1）他有一个更好的形状因子从而实现了从增加密度到垂直叠加。2）因为缩短TSV（通过硅片通道）长度从而改善了相互延迟现象最后实现了增加其性能。3）不同的集成有不同的功能区，比如：记忆，逻辑，传感这些都是被捏造出来的，然后将他们结合成一快。4）花费方面，三维集成提供了一个比后者更为便宜的路径是为了去增加一个半导体集成，而不需要去像2维的花费那样去求一个体积的缩小。比如：三维的包括时在三维传感，三维储存功能。这里有大量的制造方法用在三维集成电路制造，晶圆到晶圆(WTW), 坏死到晶圆(DTW), and 坏死到坏死(DTD).这些方法在最终效益上起到了重要的作用，在晶圆薄片集成电路中，整个晶片粘合在了一起，WTW提供了更高的输出并且拥有更薄的薄片（实验的目的就是为了提高他的集成率）。因为最小的TSV直径被通过的长宽比所限制。所以WTW支持TSV伴随着更小的通孔孔径，最为拥有最薄的薄片，这反过来允许更大的TSV密度。如果没有办法提前分开好的膜片WTW会招致严重的产量损失,伴随着WTW集成，在一个薄片上面如果一个坏死的膜片直接毁掉其他的膜片导致整个晶片的损坏。坏死的晶片到薄片和坏死到坏死都能直接提升三元集成电路的集成率，在集成三维晶片整个过程中他们允许被切为小的方块和提前测试和仅使用好的模块。DTD和DTW也是允许使用不同规格的薄片，然而这种灵活性，是在增加焊接和测试花费，降低了输出和TSV的集成度。通过使用冗余对于3 d 内存或者3d的多核处理器,可以减轻所带来的损失。此外，一些运用程序，特别是在一些高阶的系统方面，往往是不考虑利益的情况下，需要一些小的方式来达到WTW集成。 本文的写作目标是通过发展科技从而提高WTW的集成效益，作为一个晶片通常都包含很多芯片（通常是25），仅仅是一种方式 去提高WTW集成的效益，首先是对大量的晶圆上的芯片进行一次测试，然后把他们匹配到一起以致于增加好的三维集成电路的数量。其实最基本的是，我们应该从大量的不同的薄片当中其匹配他们，从而避免了因为一块坏的膜片而去损坏了整个薄片。在本文中，我们去延续这种灵活性去开发这种方法以致于获得最大的WTW集成效益，关于摘要的重要文献如下：我们制定收益最大化问题在晶圆薄片的三维集成技术当中。我们提供了硬度结果对于这个问题和展示特殊的情况下,它可以解决最优问题用多项式。我们提出了一些有效的启发式和最佳解决方案来解决这个问题。我们的算法提供了一个优雅的权衡质量方面的结果作为衡量产量和可扩展性作为以运行时和内存需求。用现实的缺陷模型和产量分析模拟, 我们提供全面的实验结果来证明我们提出的在改善晶圆薄片三维集成大量的晶片栈的产量算法的有效性。我们的结果证明我们建议的优化集成技术相比于原先的不考虑效益的集成策越之下提高了25%。本文的组织如下。第二节提供了一个简要介绍了相关的研究。在第三节,我们制定主要问题的产量最大化的晶圆晶片的集成技术并提出一些解决方案。第四部分提供了一个全面的组实验结果和结论,说明了我们提出的方法的有效性 已有的成果尽管效益是重要的在3d的成本效益上。很少有成品直接解决了效益问题，产品的效益可能是在由于个别缺陷的膜片造成的，可能是从在集成过程中造成的缺陷（在创建或焊接）。这种典型的随机缺陷机制会影响个别的2维的集成电路。一般来讲，磨平的规模越大那么他可能包涵的缺陷的机会也就越大，因此，一个薄片上面有越多的膜片的话，他们比起哪些薄片上面有小的膜片的晶片来说效益要低。如果两块典型的薄片在相同的制造过程中他们会受到相同的缺陷。如果是在不同的制造过程中，在3d的集成电路过程