Verilog7设计实例.pptVIP

`timescale 1ns/10ps module myrom(read_data,addr,read_en_); input read_en_; input [3:0] addr; output [3:0] read_data; reg [3:0] read_data; reg [3:0] mem [0:15]; initial $readmemb(“my_rom_data”,mem); always @ (addr or read_en_) if(!read_en_) read_data=mem[addr]; endmodule 简单 ROM 建模 my_rom_data 0000 0101 1100 0011 1101 0010 0011 1111 1000 1001 1000 0001 1101 1010 0001 1101 ROM的数据存储在另外的一个独立的文件中 简单ROM建模 上页所示的ROM模型说明： 如何在Verilog中用二维的寄存器组来定义存储器。 ROM中的数据保存在一个独立的文件中，如上页的右边的虚线方框所示。 这是一种保存ROM数据的通用的方法，它可以使数据和ROM模型分开。 简单RAM建模 `timescale 1ns/1ns module mymem(data,addr,read,write); inout [3:0] data; input [3:0] addr; input read, write; reg [3:0] memory [0:15]; //4 bits, 16 words //从存储器读出到总线上 assign data=read? memory[addr]:4’bz; //从总线写入存储器 always @ (posedge write) memory[addr]=data; endmodule 简单RAM建模 RAM模型比ROM模型稍微复杂： 它必须具有读写能力； 进行读写时通常使用相同的数据总线； 需要新技术来处理双向总线； 当读信号无效时，RAM模型与总线脱离，如果此时写信号也无效，总线无驱动源，则总线进入高阻状态， 这就避免了RAM中的读写竞争。 例： module scalable_ROM (mem_word, address); parameter addr_bits=8; //size of address bus parameter wordsize=8; //width of a word parameter words=(1addr_bits); //size of mem output [wordsize:1] mem_word; //word of memory input [addr_bits:1] address; //address bus reg [wordsize:1] mem [0 : words-1]; //mem declaration //output one word of memory wire [wordsize:1] mem_word=mem[address]; endmodule 存储量可变的只读存储器建模 可以在初始化块中用一个循环或系统任务把初始数据存入存储器的每个单元。 使用循环把值赋给存储器数组。 for(i=0;imemsize;i=i+i) // initialize memory mema[i]={wordsize{1’b1}}; 调用$readmem系统任务。 //从文件 mem_file.txt 中, 把初始数据存入存储器(mem)的每个单元 $readmemb(“mem_file.txt”,mem); 注意：上面两项