3.3 VHDL语言要素.pptVIP

运算重载 若两信号类型不同，不能将一个信号的值赋给另一信号 数据转换必须要用运算重载 一般可用IEEE .1164中的标准重载函数实现LIBRARY IEEE；USE IEEE_Std_Logic_1164.all;USE IEEE_Std_Logic_Arith.all;USE IEEE_Std_Logic_unsigned.allUSE IEEE_Std_Logic_signed.all 2. 位(BIT)数据类型 位矢量(BIT_VECTOR)数据类型 type bit is (‘0’,’1’); type bit_vector is array ( natural range＜＞) of bit； signal a,b :bit ; signal c,d :bit_vector(0 to 7); signal e,f :bit_vector(7 downto 0); 适用于变量,信号,端口等 可以参与逻辑运算,结果为同位数的BIT或BIT_VECTOR 可以参与算术运算(调用相应的程序包) 定义位置：在std库的standard程序包中进行定义。 3.字符(CHARACTER)数据类型 用单引号引起来 标识符不分大小写 用了单引号的字符的大小写是有区分的 4.标准逻辑型（Std_Logic ） 定义位置：在IEEE库的std_logic_1164程序包中进行定义 可以看出，这个“标准逻辑”信号定义，比“位即bit”信号对于数字逻辑电路的逻辑特性描述更完整、更真实。所以在VHDL的程序里，对于逻辑信号的定义，通常都是采用这个“标准逻辑”信号形式。 使用这类数据信号，必须包含下面两条声明语句： Library IEEE; Use IEEE.std_logic_1164.all; 5.标准逻辑数组类型（Std_Logic_vector） 定义位置：在ieee库的std_logic_1164程序包中进行定义。 Bit_Vector与Std_Logic_vector的区别在于数组的 每一位前者为BIT型（0，1）后者为Std_Logic型 二、 数值数据类型 1.整数（Integer） 定义位置：在std库的standard程序包中进行定义。 整数的取值范围：-231+1~ 231-1 仿真：有符号数处理，综合器：无符号数处理。 限定范围（RANGE） signal a：integer range 0 to 31； 有符号类型数据代表有符号数值，即可以是正数，0，负数；编 译器将有符号数类型作为一个补码的二进制数，最左边的位为 符号位。 无符号类型数据代表无符号数值，即代表0或正数；最左边的位 为最高位。如：Unsigned(“0110”)代表 ； +6 + 10 Unsigned(“1010”)代表 如：signed(“0110”)代表+6；signed(“1010”)代表 -6。 2.无符号（Unsigned）和有符号（Signed）类型 定义位置：有符号（Signed）和无符号（Unsigned）逻辑信号定义在 库IEEE的程序包std_logic_arith中。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity data is port(a,b: in unsigned(3 downto 0); --相应改为a,b: in signed(3 downto 0); c: out std_logic); end data; architecture m1 of data is begin c=1 when ab else 0; end m1; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; 列举a、b具体值 当定义成无符号数据类型时，若a=”1000”,b=’0001’，即a=8，b=1则结果 c=’1’。 c=’0’； 当定义成有符号数据类型时，若a=”1000”,b=’0001’，a=-8，b=1，则结果 3.自然数（NATURAL）和正整数（POSITIVE）数据类型 自然数——包括0和正整数 正整数——不包括0的正整数 4.实数（REAL）数据类型 由正、负、小数点和数字组成，如：-1.0，+2.5，-1.0E38 范围：-1.0E+38 TO +1.0E+38 三、 其它数据类型 1.时间（TIM