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第十一章 VHDL仿真与综合 2007年 第一节 VHDL仿真 一、仿真的种类 1、行为仿真（Behavioral simulation） 2、功能仿真（Functional simulation） 3、静态定时分析（Static timing analysis） 4、门级仿真（Gate-level simulation） 5、开关级仿真（Switch-level simulation） 6、晶体管级或电路级仿真（Transistor- level or circuit-level simulation） 第一节 VHDL仿真 二、VHDL的仿真 ? VHDL语言是一种硬件描述语言，我们设计的VHDL程序就是对数字系统的描述。为了验证所设计的模块是否正确，还必需对这些模块进行仿真。仿真采用VHDL仿真器（Simulator）进行。通过仿真器设计者可对各设计层次的设计模块进行仿真，以确定这些设计模块的功能、逻辑关系及定时关系是否满足设计要求。所以，仿真是利用VHDL语言进行硬件设计的一个必不可少的步骤，它贯穿设计的整个过程。 仿真可分为功能仿真和定时仿真，功能仿真用于验证设计模块的逻辑功能，定时仿真用来验证设计模块的时序关系。无论哪种仿真，都需要在输入端加输入信号，即激励信号，然后运行仿真器，仿真器根据电路模型产生所设计电路对激励信号的响应，设计者通过对响应信号的分析（如观察波形）以确定所设计电路是否正确。 1、激励信号的产生 图形产生 VHDL语言产生 时钟产生方法 clock : PROCESS begin wait for 10 ns; clk = not clk; end PROCESS clock; 其他信号产生方法 stimulus : PROCESS begin wait for 5 ns; reset = 1; wait for 4 ns; reset = 0; wait; end PROCESS stimulus; entity test_counter is PORT ( count : BUFFER bit_vector(8 downto 1)); end; architecture only of test_counter is COMPONENT counter PORT ( count : BUFFER bit_vector(8 downto 1); clk : IN bit; reset : IN bit); END COMPONENT ; SIGNAL clk : bit := 0; SIGNAL reset : bit := 0; begin dut : counter PORT MAP ( count = count, clk = clk, reset = reset ); clock : PROCESS begin wait for 10 ns; clk = not clk; end PROCESS clock; stimulus : PROCESS begin wait for 5 ns; reset = 1; wait for 4 ns; reset = 0; wait; end PROCESS stimulus; end only; 2、波形分析 5、观察波形 第二节 VHDL综合 一、 逻辑综合? 所谓综合（Synthesis）就是将高抽象层次的描述自动地转换到较低抽象层次的一种方法。通常综合可分为三个层次：即：高层次综合（High-Level Synthesis）、逻辑综合（Logic Synthesis）和版图综合（Layout Synthesis），其中：版图综合负责将系统电路层的结构描述转化为版图层的物理描述；逻辑综合负责将系统寄存器传输层（RTL）描述转化为门级网表的过程；高层次综合负责将系统算法层的行为描述转化为寄存器传输层的描述。本节只介绍有关逻辑综合方面的内容。 第七节 VHDL仿真与综合 一般逻辑综合的过程如下图所示