《计算机组成与结构》考试纲要.docx

PAGE 10 PAGE  《计算机组成与结构》考试纲要 第一章 绪论 掌握计算机系统主要组成结构P7 存储器 运算器 控制器 适配器 输入设备或输出设备 掌握计算机系统层次结构P14 第1级：微程序设计级（或逻辑电路级） 直接由硬件执行 第2级：一般机器级 微程序 第3级：操作系统级 操作系统 第4级：汇编语言级 汇编程序 第5级：高级语言级 编译程序 掌握控制器是如何区分指令字和数据字的？P10 取指周期中从内存读出的信息流是指令流，它流向控制器； 在执行器周期中从内存读出的信息流是数据流，它由内存流向运算器。 了解冯.诺依曼和哈佛结构P10 指令和数据放在同一个存储器，称为冯·诺依曼结构； 指令和数据分别放在两个存储器，称为哈佛结构。 掌握系统总线的作用P11 系统总线是构成计算机系统的骨架，是多个系统部件之间进行数据传送的公共通路。借助系统总线，计算机在各个系统部件之间实现传送地址、数据和控制信息的操作。 运算方法与运算器 ?IEEE754标准的32位规格化浮点数，所能表达的最大正数为 掌握定点数（纯小数，纯整数P16），浮点数的数据格式（尾数、阶码、数符，阶符P17）及数的机器码表示方法～(原码、补码、移码、反码P20-22等) 纯小数 0=|x|=1-2^-n 纯整数 0=|x|=2^n-1 掌握定点数P26、浮点数的运算方法P52及溢出检测方法(双符号位法和单符号位法P29-30相关异或电路) 掌握IEEE754对浮点数的规定（由于阶码用移码表示，所以没有阶符，指数e与阶码E的关系，浮点数规格化表示1.M）P17-18 阶码为什么用移码表示？P17 移码方法对两个指数大小的比较和对阶操作都比较方便，因为阶码域值 大者其指数值也大。 掌握1位全加器FA的逻辑表达式及相关电路P31 掌握n位行波进位的补码加减器的电路工作机制P31 掌握两种乘法器（加-移位、并行阵列）的特点P32 加-移位：不需要很多器件耗费时间长 并行阵列：耗费大量门电路 掌握带求补级的阵列乘法器的工作机理P35 共使用了三个求补器，其中两个算前求补器的作用是：将两个操作数A和B在被不带符号的乘法阵列（核心部件）相乘以前，先变成正整数，而算后求补器的作用则是：当两个输入操作数的符号不一致时，把运算结果变换成带符号的数。 掌握定点运算器的基本结构P50 单总线结构的运算器： 双总线结构的运算器： 三总线结构的运算器： 第三章 内部存储器 存储器的分级结构特点，为什么要分级？P65 为了解决对存储器的要求是容量大、速度快、成本低三者间的矛盾，在计算机系统中，通常采用多级存储器体系结构，即使用高速缓冲存储器（Cache）、主存储器和外存储器。 各级存储器承担的职能各不相同。其中 Cache主要强调快速存取，以便使存取速度和CPU的运算速度相匹配； 外存储器主要强调大的存储容量，以满足计算机的大容量存储要求； 主存储器介于Cache与外存之间，要求选取适当的存储容量和存取周期，使它能容纳系统的核心软件和较多的用户程序。 掌握正确的读写时序P71 当R/W线加负脉冲时，地址线和数据线的电平必须是稳定的。当R/W线达到低电平时，数据立即被存储。 掌握存储器与CPU的连接方法P72 掌握提高存储效率的方法? FPM-DRAM 快速页模式动态存储器 CDRAM带高速缓冲存储器（Cache） SDRAM同步型动态存储器 双端口存储器-空间并行 多模块交叉存储器-流水时间并行 掌握Cache的基本原理P90 假设Cache读出时间为50ns，主存读出时间为250ns。存储系统是模块化的，主存中每个8K模块和容量16字的Cache相联系。Cache分为4行，每行4个字（W）。分配给Cache的地址存放在一个相联存储器CAM中，它是按内容寻址的存储器。当CPU执行访存指令时，就把所要访问的字的地址送到CAM；如果W不在Cache中，则将W从主存传送到CPU。与此同时，把包含W的由前后相继的4个字所组成的一行数据送入Cache，它替换了原来Cache中最近最少使用（LRU）的一行数据。在这里，由始终管理Cache使用情况的硬件逻辑电路来实现LRU替换算法。 掌握Cache的替换策略及写操作策略P97-98 掌握Cache地址映射方式特点(全相联、直接映射、组相联)P91-95 第四章 指令系统 为什么会出现从CISC到RISC的转变？P114 掌握指令操作码的作用P116 表示该指令应进行什么性质的操作，如进行加法，减法，乘法，除法，取数，存数等。 掌握指令地址码的特点：一地址指令字的另一操作数隐含。三种二地址指令类型：SS,RR,RS特点P117 一地址