实时钟流水灯.docVIP

系 别： 专 业： 班 级： 学 号： 姓 名： 指导教师： 实验课程： 　　　　　　　　　　　　　　年 月 日 实时钟及流水灯 一.设计目的 1．学习设计一个实时钟及流水灯程序，并在实验板上验证； 2．学习使用原理图或VHDL语言进行逻辑设计输入； 3．学习设计仿真工具的使用方法； 二.设计内容 设计实时钟及流水灯 该实时钟及流水灯输入有：时钟端、使能端和清零端。输出端分为两个部分：实时钟和流水灯。 实时钟： 用五个BCD七段显示译码器组成实时钟的显示装置，使其在脉冲信号的驱动下可以完成计时功能，并在六个七段显示译码器上分别显示时、分、秒。此外为时钟设置清零端，当清零端为低电平时可以使时钟回到初始状态。 流水灯： 流水灯输出为8个led指示灯。清零端为低电平时回到最初始状态，输出为O1灯亮，为高电平时无作用；使能端低电平时流水灯停止，高电平时流水灯继续流动；时钟端为系统时钟输入，要求8个led指示灯每秒变化一次，向右流动，变化顺序依次为O1灯亮(O2灯亮(O3灯亮( O4灯亮( O5灯亮( O6灯亮( O7灯亮(返回O1。 时钟端 清零端 使能端 Led1 Led2 Led3 Led4 Led5 Led6 Led7 Led8 X 0 X 灭 灭 灭 灭 灭 灭 灭 亮 X 1 0 不变 不变 不变 不变 不变 不变 不变 不变 上升沿 1 1 进入下一个状态 三．设计要求及报告要求 [实验要求] 1用VHDL语言实现流水灯 2设计仿真文件，进行软件验证 3通过下载线下载到实验板上进行验证 4若初始状态为O8灯亮，流水灯向左流动，试重新设计并下载验证 [实验报告要求] 1写出VHDL编程语言源文件 2给出软件仿真和硬件测试结果 3通过下载线下载到实验板上进行验证 4写出学习总结 四.整体框图 CLK 五.各模块设计 （1）底层电路设计 1.60进制计数器 用两片十进制计数器如图连接成六十进制计数器，把低位74160的控制端连接在输入PE上，两片74160的归零端连接在CLR上，CLK接脉冲信号输入端。 则电路可进行模60进制计数，当CLR为低电平时计数器归零，使能端PE为低电平时电路停止计数。 60进制计数器的电路图如下图所示： 信号输入： PE在300ns至400ns为低电平，其余时间为高电平。 CLR在100ns至200ns时为低电平，其余时间为高电平。 CLK输入脉冲信号 波形分析： 在脉冲信号驱动下，电路从零开始计数，每计数60次循环一次。 在100ns时CLR变为低电平计数器归零，200ns时CLR变回高电平，计数器重新从0开始计时。 在300ns至400ns时，PE为低电平，则计数器停止计数，系统状态保持不变。 对60进制计数器检查和编译后创建电路符号，供高层设计时调用。 2.十二进制计数器:　　 　　　用两片74160连接成十二进制计数器，把低位74160的控制端连接在输入PE上，两片74160的归零端连接在CLR上，CLK接脉冲信号输入端。则电路可以进行模12计数，当ＰＥ为低电平时电路停止计数，CLR为低电平时计数器归零。 12进制计数器电路图如下图所示： 输入信号： PE在300ns至400ns为低电平，其余时间为高电平。 CLR在100ns至200ns时为低电平，其余时间为高电平。 CLK输入脉冲信号 波形分析： 在脉冲信号驱动下，电路从零开始计数，每计数12次循环一次。 在100ns时CLR跳变为低电平计数器归零，200ns时CLR又变回高电平，计数器从0开始重新计时。 在300ns至400ns时，PE为低电平，系统停止计数；PE恢复高电平后，系统接着继续开始计时。 检查和编译后创建电路符号，供高层电路设计时调用。 3.七段显示译码器: 七段显示译码器由文本输入法完成,其程序为 SUBDESIGN 7SEG ( DAT[3..0] :INPUT; A,B,C,D,E,F,G :OUTPUT; ) BEGIN TABLE DAT[3..0] = A,B,C,D,E,F,G; 0 = 0,0,0,0,0,0,1; 1 = 1,0,0,1,1,1,1; 2 = 0,0,1,0,0,1,0; 3 = 0,0,0,0,1,1,0; 4 = 1,0,0,1,1,