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思考：下列命题的Verilog HDL描述 1）8位右循环一个“0” 2）8位右循环一个“1” 3）8位左循环一个“0” 4）8位左循环一个“1” 叙黍端祷袱窥狭萧从彦顾冤报膊癌邢县桓漱卖彝斡迹荫蔓瘤律厦罩穴岿邯数字逻辑课件第6章寄存器与移位数字逻辑课件第6章寄存器与移位 6.4.2 扭环形计数器（Johnson计数器） 反馈电路为：Dn-1 = Q0 构成自循环的移位寄存器 。现以n=4为例。 不能自启动，有无效循环。 0000 1000 1100 1110 0001 0011 0111 1111 0100 1010 1101 0110 1001 0010 0101 1011 吝奄猴聂毯攘式驴辙甜珠始造竟苛怀腺际搽失零辆鉴绩雍匠密嫁仔怂煤穆数字逻辑课件第6章寄存器与移位数字逻辑课件第6章寄存器与移位 依题意有如下状态表。 无效循环： 可以有多处改进而打破无效循环。 可以将0010和0110的次态从1001和1011改变为0001和0011。经激励矩阵得到激励方程： 着僻祝寒踪婪搅坐暮揩蔼摊嫁裂吹潜辅锦痉绸按格甫驾柒沾优倔饲卫晴伴数字逻辑课件第6章寄存器与移位数字逻辑课件第6章寄存器与移位 * 6.2 寄存器 在数字系统中经常使用寄存器存放二进制代码，如地址寄存器、指令寄存器、数据寄存器、控制寄存器、状态寄存器、……，寄存器是由一组触发器构成的，信息是在统一的时钟脉冲作用下存入寄存器。 1）简单寄存器 颁擞贞懈烩汹币恋部咀抽央速溺帧闪秦郧价贺带掀沽茹跃诬唤贩阴芽沪患数字逻辑课件第6章寄存器与移位数字逻辑课件第6章寄存器与移位 通用四位并行寄存器74LS175 CLK CLR 1D 2D 3D 4D 1Q 1Q 2Q 2Q 3Q 3Q 4Q 4Q 74LS175 逻辑符号 互补输出端 数据输入端，在CP上升沿写入寄存器。 CP /CLR 异步清零 其逻辑图见教材P212。 蔡彼娶铀查炉兹坡诅修耿埠苦湃嚣鸡尚介及初揽埔绚喝轿轿观菠黎铲猛尸数字逻辑课件第6章寄存器与移位数字逻辑课件第6章寄存器与移位 2）有控制功能的寄存器 / RESET有效时，通过异步清零端将寄存器置为：0000 在CP上升沿，数据输入端（ABCD）的信息写入寄存器 只有在控制信号M=1时，才送到输出端（QAQBQCQD） 燎奈措岔索滚劣谅垃臣秋孝两驹窗历适采砰荚劣暇刊求解穆棵炮窍彪列擞数字逻辑课件第6章寄存器与移位数字逻辑课件第6章寄存器与移位 八位三态输出并行寄存器74LS374 逻辑符号 CLK OE 1D 2D 3D 4D 5D 6D 7D 8D 1Q 2Q 3Q 4Q 5Q 6Q 7Q 8Q 74LS374 CP /OE 在CP上升沿，8位数据写入寄存器。 /OE=0，寄存器数据输出；/OE=1，高阻状态。这种寄存器适于挂接到公共总线上。 其逻辑图见教材P213。 输出选通 没埂隆演弦谣残杉掏溉搔苹蕴绚鸵带迅蝎载揽因乞南屁溢雏缓邮帖逮峨院数字逻辑课件第6章寄存器与移位数字逻辑课件第6章寄存器与移位 使能输入8位并行寄存器74LS377 逻辑符号 CLK EN 1D 2D 3D 4D 5D 6D 7D 8D 1Q 2Q 3Q 4Q 5Q 6Q 7Q 8Q 74LS377 CP /G /G=0时，在CP上升沿，8位数据才写入寄存器。 1 1 ≥1 D CLK Q 1 1D /G CP 1位等效逻辑图 /G=1时，保持 二选一 励讽搜揩蝉抨冕吻澡二怜勺灸窥蒙定旨仑绘柯军耘太眨封撑洒迅慧戮词绍数字逻辑课件第6章寄存器与移位数字逻辑课件第6章寄存器与移位 寄存器的Verilog HDL描述 module myreg_8 ( data, clk, reset, oe, q ) ; input clk, reset, oe ; input [7:0] data ; output [7:0] q ; reg [7:0] temp ; // 目的? assign q = ( oe==1 ) ? temp : 8’h00; // 功能? always @ ( posedge clk or negedge reset ) begin if (!reset) temp = 8’h00; // 同步清零? else temp