EDA技术第一章2EDA设计流程.ppt

1.10 QuartusII 简介 是Altera提供的集成开发环境 支持VHDL、Verilog、System C、AHDL等设计语言 支持第三方综合、仿真工具 具有LPM模块，是复杂或高级系统构建的重要组成 提供输入、编译、仿真、下载等共功能 1.11 IP核简介 IP，就是知识产权核，Intellectual Property IP分为软IP、固IP、和硬IP 从集成规模上，现在的IP库，已经包含了诸如8051、ARM、PowerPC等微处理器、TMS320C50等数字信号处理器、MPEGII、JPEG等数字信息压缩/解压在内的大规模IC模块。 1.11 IP核简介 IP的实际内涵： 首先：必须是为了易于重用而按嵌入式应用专门设计的。 其次：必须实现IP模块的优化设计，达到“四最”，即面积最小、速度最快、功耗最低、工艺容差最大。 再次：符合IP标准。对参数、文档、检验方式等形式化的标准，以及诸如接口、总线等技术性协议标准。 EDA技术 主讲：牛军浩 第一章 概述 1.7 FPGA/CPLD开发流程 1.8 ASIC设计流程 1.9 常用EDA工具 1.10 Quartus II简介 1.11 IP核 教学目的 了解EDA技术进行设计开发的流程，以及EDA设计软件 能正确选择和使用EDA软件、优化设计项目、提高设计效率和设计质量 1.7 FPGA/CPLD设计流程 FPGA/CPLD开发流程 1.7 FPGA/CPLD设计流程 2. 设计输入 将电路系统以一定的表达方式输入计算机 a. 图形输入 b. 文本输入 状态图输入 波形图输入 原理图输入 VHDL输入 Verilog HDL输入 1.7 FPGA/CPLD设计流程 图形输入——状态图输入 根据电路的控制条件和不同的转换方式，用绘图的方法，在EDA工具的图形编辑器上绘出状态图，然后由EDA编译器和综合器将其综合成电路网表 1.7 FPGA/CPLD设计流程 图形输入——波形图输入 将待设计的电路看成一个“黑盒”，只设计输入和输出的时序波形，由EDA工具综合成电路网表 1.7 FPGA/CPLD设计流程 图形输入——原理图输入 在图形编辑界面上绘制完成特定功能的电路原理图，原理图由逻辑器件和连线构成。 1.7 FPGA/CPLD设计流程 文本输入——VHDL输入 与传统的文本语言程序设计方法相似，在文本编辑器中输入程序代码，由EDA工具综合成电路网表 1.7 FPGA/CPLD设计流程 文本输入——Verilog HDL输入 与传统的文本语言程序设计方法相似，在文本编辑器中输入程序代码，由EDA工具综合成电路网表 1.7 FPGA/CPLD设计流程 3. 综合 综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。 将设计者在EDA工具中编辑输入的HDL文本、原理图或状态图描述，依据给定的硬件结构组成和约束控制条件进行编译、优化、转换，以获得门级电路描述的网表文件 1.7 FPGA/CPLD设计流程 4. 适配 将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 适配的目标器件必须属于原综合器指定的目标器件系列 综合器可由第三方提供，适配器则由CPLD/FPGA供应商提供 1.7 FPGA/CPLD设计流程 5. 仿真 根据算法和仿真库对设计进行模拟，以验证设计是否正确 功能仿真：对描述的逻辑功能进行测试模拟，以验证是否满足设计要求 与硬件特性无关 时间短，速度快 时序仿真：接近真实器件运行特性的仿真 与硬件特性相关 精度高 时间长，速度慢 1.7 FPGA/CPLD设计流程 6. 下载 将适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证 对FPGA进行下载称为配置（Configure） 对CPLD进行下载称为编程（Program） 1.8 ASIC设计流程 1. ASIC设计方法 1.8 ASIC设计流程 2. ASIC设计流程 1.9 EDA工具 集成开发环境 HDL前端输入与系统管理软件 HDL逻辑综合软件 HDL仿真软件 适配器 其他 1. 集成开发环境 （1） MAX+PLUS II Altera公司上一代的PLD开发软件 使用者众多 目前Altera已经停止开发MaxplusII，而转向QuartusII软件平台 最新版本为MaxPlus II 10.23 （2）QuartusII Altera公司新一代PLD开发软件 适合大规模FPGA的开发 最新版本为QuartusII 7.0 1. 集成开发环境 （3）Foundation Xilinx公司上一代的PLD