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2017-06-15 发布于湖北
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eda实验报告最终版.doc

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eda实验报告最终版概要

实验一实验二 1、24进制加法计数器LIBRARY Ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY count24 IS PORT(en,clk: IN STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); --个位数计数 qb: out STD_LOGIC_VECTOR(1 DOWNTO 0)); --十位数计数 END count24; ARCHITECTURE a1 OF count24 IS BEGIN process(clk) variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0); variable tmb: STD_LOGIC_VECTOR(1 DOWNTO 0); begin if clkevent and clk=1 then if en=1 then if tma=1001 then tma:=0000;tmb:=tmb+1; Elsif tmb=10 and tma=0011 then tma:=0000; tmb:=00; else tma:=tma+1; end if; end if; end if; qa=tma; qb=tmb; end process; END a1; 2，60进制的加法器的实验程序 LIBRARY?Ieee;USE?ieee.std_logic_1164.ALL;USE?ieee.std_logic_unsigned.ALL;ENTITY?count60?ISPORT(en,clk:?IN??STD_LOGIC;??qa:?out?STD_LOGIC_VECTOR(3?DOWNTO?0);??????????--个位数计数??qb:?out?STD_LOGIC_VECTOR(2?DOWNTO?0));??????????--十位数计数END?count60;ARCHITECTURE?a1?OF?count60?ISBEGINprocess(clk)variable??tma:??STD_LOGIC_VECTOR(3?DOWNTO?0);variable??tmb:??STD_LOGIC_VECTOR(2?DOWNTO?0);begin???if?clkevent?and?clk=1?then??????if?en=1?then???????????if?tma=1001?and?tmb=101????????????????????then?tmb:=000;????????????????????tma:=0000?;????????????Elsif???tma=1001?then?tma:=0000;tmb:=tmb+1;???????????????????else?tma:=tma+1;???????????end?if;??????end?if;???end?if;????qa=tma;??qb=tmb;???end?process;END?a1; 实验三 9、采用VHDL语言描述以上3-8译码器LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY s3_8 IS PORT ( A : IN STD_LOGIC_VECTOR(2 DOWNTO 0); D : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ) ; END ; ARCHITECTURE one OF s3_8 IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN 000 = D =; WHEN 001 = D =; WHEN 010 = D =; WHEN 011 = D =; WHEN 100 = D =; WHEN 101 = D =; WHEN 110 = D =; WHEN 111 = D =; WHEN OTHERS = NULL ;