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流水灯 的VHDL设计 桂林师范高等专科学校 羊日飞 流水灯实例运行环境 红色飓风二代XILINX FPGA开发板 RC2-3S400 流水灯板级硬件电路 CPLD的引脚作输出： 流水灯的点亮方案 周期是15s，这个过程不断循环重复 流水灯芯片级设计框图 1/8分频器（Divider） VHDL语法——信号的数据类型 已学：std_logic(标准逻辑位)、std_logic_vector (标准逻辑矢量) 整型 integer VHDL提供了一个预定义整型数据类型，即integer。 integer类型数据的取值范围: -2,147,483,647～+2,147,483,647。 信号定义为整型： 例如：signal A: integer; 定义时，可以指定该信号的取值范围，使用关键字range…to… 例如：signal A: integer range 0 to 100; 整型信号的赋值： 例如： signal A: integer := 4; B=6; 1频器（Divider） 1频器（Divider） 16进制计数器 LED驱动译码器 实体 译码器的VHDL代码 译码器的VHDL代码 模块化的系统设计 三个模块如何组合起来？ 它们之间又是通过什么方式连接？ VHDL语法——层次化建模和元件例化 层次化建模是一种模块化的设