基于FPGA的双边沿触发实现.pdfVIP

第25卷 第 1期 盐城工学院学报 (自然科学版) Vo】．25No．1 Edit Mar．2012 2012年03月 JournalofYanchengInstituteofTechnology(NaturalScience ion) — — 基于FPGA的双边沿触发实现 周 磊，成开友 (盐城212学院 电气工程学院，江苏盐城 224051) 摘要：数字系统的时钟树走线最长，连接器件最多。单边沿触发的数字系统冗余的时钟边沿跳 变必带来不容忽视的功率浪费。针对 FPGA／CPLD中触发器均是单边沿触发的特点，用延时 法、单稳态触发器法与采样法对时钟进行倍频处理，实现了系统的双边沿触发。在 同样的时钟 触发下，系统功耗大大降低 ，且系统数据处理速度提升一倍 。 关键词：延时；单稳态触发器；采样；双边沿触发；FPGA 中图分类号：TN47 文献标识码 ：A 文章编号：1671—5322(2012)01—0041—04 双边沿触发的实现不仅可以解决单边沿触发 体如图1b所示，时钟CLK与移相后的CLK(D— 系统的时钟冗余跳变引起的功率浪费问题，而且 CLK)异或后就生成了O—CLK。可见 O—CLK在 在保证与单边沿触发系统同样的数据吞吐量情况 CLK时钟的上升沿与下降沿处分别产生了一个 下，时钟频率降低 50％，或在同样的时钟频率下， 与CLK同步的正脉冲，从而实现了CLK的倍频。 系统的数据吞吐量提升 100％。 系统的双边沿触发也实现了。 对于双边沿触发系统的实现方法主要有 以下 1．1．1 门电路延时法 两种。一种是以双边沿触发器的实现为着眼点， 图1a中利用一个与门来实现 CLK信号的延 如文献 [1]设计的高性能半静态双边沿 D触发 时。HDL综合器总会执行： D CLK = 1 ·CLK ： D CLK = CLK 器。另一种是从倍频时钟源为着眼点，如文献 ～ — [2]通过基于 RC电路的双边沿触发的单稳态触 可见，失去延时与门后，O—CLK总为低 电平 。 发器来实现时钟源倍频的。对于第一种方法，文 使用下面的声明语句可以让综合器保留用做延时 献[3]详细比较了双边沿触发器与单边沿触发器 的与门。 在同等条件下的时延、功耗、晶体管数 目等指标， 指出双边沿触发器如果设计不当，会带来版 图面 积大的弊端，从而失去其在延时和功耗方面的优 势 。第二种时钟倍频的方法可以在不改变既 有系统结构的情况下实现双边沿触发系统。这对 厂-]厂]．厂]l 使用CPLD／FPGA进行数字系统开发而言具有普 遍 的指导意义。本文切合 FPGA开发的特点有针 对性的提出了倍频时钟的方法：延时法、单稳态触 一 厂]厂]厂]J 发器法、采样法，实现了系统的双边沿触发。 1 双边沿触发的实现