第九章时序数字电路-1.1.pptVIP

2、逻辑功能分析 CP 输 入 输 出 R0(1) R0(2) S9(1) S9(2) Q3 Q2 Q1 Q0 × 1 1 0 × 1 1 × 0 0 0 0 0 0 0 0 0 0 × 1 1 × 0 1 1 1 0 0 1 1 0 0 1 ↓ × 0 × 0 0 × 0 × 0 × × 0 × 0 0 × 加法计数 （1）异步置0： R0(1) 和 R0(2)全接高 电平， S9(1)和S9(2) 中 有低电平。 （2）异步置9： S9(1)和S9(2)全接高电平， R0(1) 和 R0(2)中 有低电平。 （3）计数： S9(1)、S9(2)及 R0(1) 、 R0(2)中有低电平。 二、中规模集成同步二进制可预置加法计数器74161 逻辑图 代表符号 置数控制端 复位信号输入端 使能端 1、功能分析 输 入 输 出 CP CR LD CTT CTP D0 D1 D2 D3 Q0 Q1 Q2 Q3 × ↑ × × ↑ 0 × × × 1 0 × × 1 1 0 × 1 1 × 0 1 1 1 1 0 × × × D0 D1 D2 D3 × × × × × × × × × × × × 0 0 0 0 D0 D1 D2 D3 保持 保持 加法计数 （1）异步清零：CR=0； （2）同步置数：LD=0、CR=1； （3）保持： LD=CR=1，CTT、CTP有一个为低电平； （4）计数： LD=CR=CTT=CTP=1。 3、集成计数器功能扩展 利用已有的M进制计数器构成任意N(NM)进制计数器：跳过多余的M－N个状态。方法：置零法和置位法。 置零法原理示意图 ： 置零法适用于有置零输入端的计数器。 对于有异步置零输入端的计数器，它的工作原理为：原M进制计数器从全0状态开始计数，接收到N个计数脉冲后电路进入SN状态。如果将SN状态译码产生一个置零信号加到计数器的异步置零输入端，则计数器将立刻返回到S0状态，这样就可跳过M－N个状态而得到N进制计数器。由于电路一进入SN状态后立刻又被置为S0状态，因此在稳定的计数状态循环中不包括SN状态。 对于有同步置零输入端的计数器，由于置零输入信号变为有效后计数器并不马上被置零，还需要等待下一个时钟信号到达后才能被置零，因此应该再SN－1状态译码产生同步置零信号，N进制计数器的所有状态都为稳定状态。 置数法适用于有预置数功能的计数器电路。其工作原理也和置零法类似，可分为异步置数和同步置数两种，只是其起始状态通过预置数得到。 置数法原理示意图： 例1、试用T4290构成异步七进制计数器。 电路原理图 状态图 工作波形图 加入复位锁存电路 提高复位可靠性 例2、试用7490构成24进制计数器。 高位计数器 低位计数器 个位为4，十位为2时复位。 例3、试用74161和与非门构成十进制加法计数器。 计数 Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 无效状态 有效状态 无效状态 有效状态 取前10种计数状态， 采用置零法。(异步清零） 取后10种计数状态，采用置数法，第九和脉冲到达后，利用进位位使LD＝0，作好置数准备，第十个脉冲到达 后，置数0110。 取前10种计数状态， 采用置数法，第九和脉冲 到达后，LD＝0，作好置 数准备，第十个脉冲到达 后，置数0000。（同步置数） 1、时序逻辑电路的特点；任一时刻输出状态不仅取决于当时的输入信号，还与电路的原状态有关。因此时序电路中必须含有存储元件。 2、触发器是组成时序逻辑电路的基本存储单元。触发器的结构：基本、同