汇编语言及接口技术(第五章).pptVIP

5.3 Pentium的CPU总线 A31～A3 地址线.双向.低3位地址 A2～A0不对外，用于组合成字节允许信号BE7～BE0 AP 地址的偶校验码输出线 ADS 地址状态信号 A20M A20 以上的地址线屏蔽信号 .与ISA总线兼容的计算机系统中必须有该信号 APCHK 地址校验出错信号. 在读取Cache时，Pentium会对地址进行偶校验，如有错，则该信号输出低电平 5.3.1 地址线及控制信号 D63～DO 数据线 BE7～BE0 分别为8个字节的允许信号 DP7～DP0 奇偶校验信号 PCHK 读校验出错 PEN 奇偶校验允许信号.若该信号输入为低电平，则在读校验出错时处理器会自动作异常处理 5.3.2 数据线及控制信号 D/C 数据／控制信号.高电平→当前总线周期传输的是数据，低电平→当前总线周期传输的是指令 M/IO 存储器/输入输出访问信号.高电平访存，低电平访问I/O端口 W/R 读/写信号.高电平→写操作，低电平→读操作 LOCK 总线封锁信号.低电平有效 BRDY 突发就绪信号 NA 下一个地址有效信号 SCYC 分割周期信号 5.3.3 总线周期控制信号 CACHE Cache控制信号 EADS 外部地址有效信号 KEN Cache允许信号 FLUSH Cache擦除信号 AHOLD 地址保持请求信号 PCD和PWT 片外Cache控制信号 WB/WT 片内 Cache回写／通写选择信号 HIT和HITM Cache命中信号和命中Cache的状态信号 INV 无效请求信号 5.3.4 Cache控制信号 INTR 可屏蔽中断请求信号 NMI 非屏蔽中断请求信号 RESET 系统复位信号 INIT 初始化信号 CLK 系统时钟信号 5.3.5 系统控制信号 HOLD 总线请求信号 HLDA 总线请求响应信号 BREQ 总线周期请求信号 BOFF 强制让出总线信号 5.3.6 总线仲裁信号 BUSCHK 转入异常处理的信号 FERR 浮点运算出错的信号 IGNNE 忽略浮点运算错误的信号 FRCMC和IERR 功能冗余校验信号和冗余校验出错信号 5.3.7 检测与处理信号 SMI 系统管理模式中断请求信号 SMIACT 系统管理模式信号 5.3.8 系统管理模式信号 TCK 测试时钟输入 TDI 测试数据输入 TDO 测试数据输出 TMS 测试方式选择 TRST 测试复位 5.3.9 测试信号 BP3～BP0和PM1～PM0 调试寄存器DR3～DR0中的断点匹配信号和性能监测信号 BT3～BT0 分支地址输出信号 IU U 流水线完成指令的执行过程信号 IV V 流水线完成指令的执行过程信号 IBT 指令发生分支信号 R/S 检测请求信号 PRDY 检测请求响应信号 5.3.10 跟踪和检测信号 * * * * * * 数据与 低8位地址 分时复用 状态与 高4位地址 分时复用 最大 （最小） 组态下 的控制 信号 8088 CPU引线的排列 与组态无关 的引线 电源和定时线 控制 工作在 什么 组态 8088CPU的引线信号： 1.地址和数据线 2.控制和状态线 3.电源和定时线 （1）AD7～AD0 低8位地址/数据线.利用内部的多路开关，数据与低8位地址分时复用这些引线.当CPU访问存储器或外设时，先输出访问地址，由外部锁存器锁存地址，再读/写所需要的数据 （2）A15～A8 中间8位地址线.8088内部锁存 1.地址和数据线 (3)最大组态下的控制信号线 S2，S1，S0 3个状态信号. 其译码输出作为8088工作在最大组态时，对存储器和I/O端口读/写操作信号. 3个状态信号与CPU所执行的操作见P165,表4-1 RQ/GT0、RQ/GT1 总线请求/允许信号. 双向，低电平有效. 两个外设同时发出总线请求时，RQ/GT0优先权高于RQ/GT1 LOCK 锁定信号.低电平有效.该信号由前缀指令LOCK使其有效；有效时，别的总线设备不能取得对系统3总线的控制权 QS0，QS1 队列状态信号.用于提供8088指令队列状态 2.控制和状态线 (4)与组态无关的引线 RD 读选通信号.低电平时有效，表示正在进行存储器或I/O读操作 READY 准备就绪信号.是CPU寻址的存储器或I/O口送来的响应信号 TEST 测试信号.它是由WAIT指令测试的信号.低电平时，执行WAIT后面的指令；高电平时，CPU进入空转等待状态 INTR 中断请求信号.它是外设发来