实验57段数码显示译码器设计(6-1).doc

实验5 7段数码显示译码器设计(6-1) (1)实验目的:学7段数码显示译码码器设学习VHDL的CASE语句应用及多层次设计方法。 （2）实验原理:7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制，所以输出表达式都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码器在FPGA/CPLD中来实观。例6-18作为7段译码器，输出信号LED7S的7位分别接图6-17数码管的7个段高位在左，低位在右例如当LED7S输出为“1101101”时，数码的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，例6-18中的LED7S: OUT STD_LOGIC_VECTR(6 DOWNTO 0)应改为...(7 DOWNT 0)。 (3)实验内容1:说明例6-18 中各语句的含义，以及该例的整体功能。在Quartus I 上对该例进行编辑、编译、综合、适配、仿真，给出其所有佶号的时序仿真波形。 提示用输入总线的方式给出输入信号仿真数据，仿真波形示例图如图6-18所示。 图6-17共阴数码管及其电路 图6-18 7段译码器仿真波形 【例6-18】( 0 WHEN 0001 = LED7S = 0000110 ; -- X?6? -1( 1 WHEN 0010 = LED7S = 1011011 ; -- X?B? -1( 2 WHEN 0011 = LED7S = 1001111 ; -- X?F? -1( 3 WHEN 0100 = LED7S = 1100110 ; -- X?6? -1( 4 WHEN 0101 = LED7S = 1101101 ; -- X?D? -1( 5 WHEN 0110 = LED7S = 1111101 ; -- X?D? -1( 6 WHEN 0111 = LED7S = 0000111 ; -- X?7? -1( 7 WHEN 1000 = LED7S = 1111111 ; -- X?F? -1( 8 WHEN 1001 = LED7S = 1101111 ; -- X?F? -1( 9 WHEN 1010 = LED7S = 1110111 ; -- X?7? -1( 10 WHEN 1011 = LED7S = 1111100 ; -- X?C? -1( 11 WHEN 1100 = LED7S = 0111001 ; -- X?9? -1( 12 WHEN 1101 = LED7S = 1011110 ; -- X?E? -1( 13 WHEN 1110 = LED7S = 1111001 ; -- X“79” ( 14 WHEN 1111 = LED7S = 1110001 ; -- X“71” ( 15 WHEN OTHERS = NULL ; END CASE ; END PROCESS ; END ARCHITECTURE one; (4)实验内容2:引脚锁定及硬件测试建议选GW48系统的实验电路模式6(参考附录图F-6），用数码8显示译码输出(PI46~PIO40)，键8、键7、键6和键5四位控制输入，硬件验证译码器的工作性能。 -PL84”栏目。 提示3：选实验电路模式 实验电路结构图NO.6”栏目。 引脚配置：数码8(PI46~PIO40)显示译码LED7S[6..0])输出，键8(PIO、键7(PIO、键6(PIO和键5(PIO四位控制输入操作：键8、键7、键6键5；观察数码管8显示频率的数字变化。 (5)实验内容3:用笫4章介绍的例化语句，按图6-19的方式连接成顶层设计电路(用VHDL表述),图中的CNT4B是一个4位二进制加法计数器，可以由例4-22修改获得模块DEC7S即为例6-18实体元件重复以上实验过程。注意图6-19中的tmp是4位总线。led是7位总线。对于引脚锁定和实验。建议选电路模式6，用数码8显示译码输出，用键3作为时钟输入(每按二次键为1个时钟脉冲)，或直接按时钟信号cloc