第2章_Quartus_II开发环境的使用最新.ppt

2.6.2验证 在硬件下载到开发板上的FPGA芯片之后，用户可以编写一些个简单的小程序来测试系统的功能。 人有了知识，就会具备各种分析能力， 明辨是非的能力。 所以我们要勤恳读书，广泛阅读， 古人说“书中自有黄金屋。 ”通过阅读科技书籍，我们能丰富知识， 培养逻辑思维能力； 通过阅读文学作品，我们能提高文学鉴赏水平， 培养文学情趣； 通过阅读报刊，我们能增长见识，扩大自己的知识面。 有许多书籍还能培养我们的道德情操， 给我们巨大的精神力量， 鼓舞我们前进。 * 2.4设计优化 设计优化主要包括节省占用FPGA的面积和提高设计系统运行速度两个方面。这里的“面积”是指一个设计所消耗的FPGA的逻辑资源的数量，一般以设计占用的等价逻辑门数来衡量。“速度”是指设计的系统在目标芯片上稳定运行时能够达到的最高频率，它与设计的时钟周期、时钟建立时间、时钟保持时间、时钟到输出端口的延迟时间等诸多因素有关。 2..1 面积与速度的优化 打开我们刚才的工程——clock，然后选择Assignment菜单下的Settings命令，弹出设置窗口。在对话框的左边的Category栏下，列出了很多可设置的对象，包括EDA Tools Settings、Compilation Process Settings、Analysis Synthesis Settings、Fitter Settings、Timing Settings、Simulation Settings等等，选中要设置的项目，窗口的右边显示供设置的选项和参数。 在Analysis Synthesis Settings页面，用于对设计在分析与综合时的优化设置。在该页面的Optimization Techniques栏中，提供了Speed、Balanced和Area3种优化选择，其中Balanced是软件缺省的优化选择。如果对Speed或Area有特殊的要求，则选中相应的选项。 2.4.2 时序约束与设置 选择Settings下面的Timing Analysis Settings，然后选择Classic Timing Analyzer Settings。在此页面中，可以对设计的延迟约束、时钟频率等做设置。延迟约束（Delay Requirements）设置包括tsu（建立时间）、tco（时钟到输出的延迟）、tpd（传输延迟）和th（保持时间）的设置。一般来说，用户要根据目标芯片的特性及PCB板走线的实际情况，给出设计需要满足的时钟频率、建立时间、保持时间和传输延迟时间等参数。对一些简单的应用，对时序要求不严格 ，可以不做设置。 2.4.3 Fitter设置 在Ssettings对话框中，用鼠标左键单击Category栏目中的Fitter Settings项，出现Fitter Settings设置页面。此页面用于布局布线器的控制。 在这里需要设置的主要是布局布线的策略（Fitter Effort），有三种模式可供选择：标准模式（Standard Fit）、快速模式（Fast Fit）和自动模式（Auto Fit）。标准模式需要的时间比较长，但可以实现较高的最高频率（fmax）；快速模式可以节省50%的编译时间，但会使最高频率有所降低；自动模式在达到设计要求的条件下，自动平衡最高频率和编译时间。 2.5编译 Quartus II编译器由一系列处理模块组成，包括分析与综合、适配、汇编和时序分析等环节。通过Quartus II编译器，可以检查设计错误，综合逻辑，把设计配置到FPGA中去，并且为模拟、时序分析及器件配置生成输出文件。 1. 分析与综合 在编译过程中，首先对设计文件进行分析和检查，如检查原理图的信号线有无漏接、信号有无双重来源、硬件描述语言文件中有无语法错误等，如存在错误，编译器会给出出错信息并标出出错位置，供设计者修改，如果设计文件不存在错误，接着进行综合，综合完成的是设计逻辑到器件资源的映射。 2. 适配 适配完成的是设计逻辑在器件中的布局和布线、选择适当的内部互联路径、引脚分配、逻辑元件分配等操作。可以设置适配的多个选项，来采取不同的优化策略。 3. 汇编 适配完成后，进入编程环节。在编程过程中，生成器件的编程映像文件，映像文件可以通过电缆下载到目标芯片中。 4. 时序分析 在适配完成之后，设计逻辑在器件中的布局和布线、内部互联路径已经确定，在时序分析中，会计算给定设计在器件中延时，完成时序分析和逻辑的性能分析。用户可以预先设置Timing requirement，可以针对整个的工程、特定的设计实体、节点和引脚指定所需的速度性能。编译过程中会针对设置进行适配。 2.5.1 编译设置 在编译前，用户可以设置编译器，可以实现对编译过程控制的目的。编译器根据相应的设置