手把手教你学CPLD、FPGA设计(十四)——时序逻辑电路的设计实验_0.doc

手把手教你学CPLD、FPGA设计(十四)——时序逻辑电路的设计实验 ? 工 程 师 笔记 　 手把 手教 你学 ＣＰ Ｄ、 Ｐ Ｌ Ｆ ＧＡ 设 计 （ 四 ） 十 　 时序逻辑 电路 的设 计实验　 时序逻 辑 电路 的输 出是 与时序 （ 时　 种 最 简 单 的时 序 逻 辑 电 路 。 　 一 周华 兴 　 ｅ ｅＱ＜ Ｄ　 ｌ　 ＝ ： ｓ ｅｄ ｎ　 个ＲＧ Ｅ ４的 新 项 目 ， 入 以下 的 源 代 码　 值 ） 输 　 ／Ｑ 输 出 ／ 　 ／ ／ 　 钟 ） 有 关 联 的 ， 面 介 绍 的 触 发 器 就 是　 并 保 存 为 Ｒ Ｇ ．。 是 前 Ｅ ４Ｖ　 一 ｍｏ ｕ 　 Ｅ ４Ｃ Ｒ ， Ｌ ，　 ： 模　 Ｄ 的值 （ 阻塞 赋值 ） ｄ ｌ Ｒ Ｇ （ Ｌ ＢＣ ＫＤＱ） ／ ｅ 非 　 块 声 明及 输 入 输 出端 口列表　 ｉｐ ｔ Ｌ ＢＣ Ｋ ｎ ｕ　 Ｒ ， Ｌ ； Ｃ 　 — １寄存 器　 ． 具 有 将 二 进 制 数 据 寄 存 起 来 功 能 的　 　 数 字 电路 称 为 寄 存 器 。寄 存器 主 要 是 由具　 义 输 入 端 口 ｉ ｕ 【：】 　 ｎ ｔ３０ Ｄ： ｐ 有 记 忆 功 能 的 触 发器 组合 起 来 构 成 的。 　 　 １． 存 器 简 介 图 １为 ４位 寄 存 器　 入 端 口 ）寄 ／ 定　 ｂｅｇｉ ｅ ｄ块 结 束　 ／ ｎ ｎ ｅｄ ｄ ｌ ｎ ｍｏ ｕ 　 ｅ ／ 模　 ／ ／定 义 输　 块 结 束　 ／ 源 代 码 输 入 完 成 后 ， 们 将 器 件 选 择　 我 ／ ／定　 电 路 框 图 ， 位 数 据 输 入 端 为 Ｄ ～ ３； ４ ＯＤ 　 端 ， 升 沿 触 发 ： 出 端 为 Ｑ０ Ｑ３ 图 ２ 上 输 ～ 。 　 辑 电路 。 ４位 寄 存 器 真值 表 如 表 １ 示 。 所 　 ｏ ｔ ｔ【：】 　 ｕｐｕ ３０ Ｑ： 为 Ｅ Ｍ７　８ Ｌ ８ — 　。 Ｐ １ Ｓ Ｃ ４ １ 引脚 分 配需 要 参　 ２ ５ 考 ＭＣ ＆ Ｐ Ｄ Ｄ ＭＯ 试 验 板 的 电路 原　 Ｕ Ｃ Ｌ　Ｅ 理 ， 里 的 引脚 分配 见 表 ２ 器 件 编 译 通 过　 这 。 　 ＣＬ Ｒ为清 零 端 ，低 电平 有 效 ： Ｌ Ｃ Ｋ为 时 钟　 义 输 出 端 口 ｒｇ【：】 　 ｅ ３０ Ｑ： ／ 定　 ／ 为 由 Ｄ 触 发 器 构 成 的 ４位 寄 存 器 内 部 逻　 义 Ｑ 为寄 存 器 类 型 的 ４位 变 量　 执 ｅｉ ｎ ２． 存 器 的设 计 在 Ｄ 盘 中 先 建 立　 生 下 降 沿 时 ， 行 一 遍 ｂ ｇｎ ｅ ｄ块 内 的　 ）寄 — 一 后 ， 可 进 行 仿 真 ，仿 真 终 止 时 间 （ ｎ 　 Ｅｄ 每 当 Ｃ Ｋ产 生 上 升 沿 或 Ｃ Ｒ 产　 Ｔｍｅ） 为 １ ０ 　 ， 入 数 据 信 号 （ 每　 Ｌ ＬＢ ｉ 设 ０　ｓ 输 ｕ Ｄ） ５ｌ 　 ｓ增 加 １ 时 钟 信 号 （ Ｌ 半 周 期 设 为　 Ｌ 　 ， Ｃ Ｋ） 个 文件 名 为 Ｒ Ｇ 的文 件 夹 ， 后 建 立　 语 句　 Ｅ４ 然 ａ ｗａ ｓ ＠ （ ｏ ｅ ｇ 　 Ｋ ｏ 　 ｅ ｅ ｇ 　 ｌ ｙ ｐ ｓ ｄ ｅ ＣＬ 　 ｒ ｎ ｇ ｄ ｅ ２ 　 ， 位 信 号 （ Ｌ Ｂ） ５ｕＳ为 低 电　 　ｓ复 ｕ Ｃ Ｒ 前 　　 平 ， 后 为 高 电平 。 图 ３为 ４位 寄 存器 在　 之 Ｑ ａｔｓｌ集 成 开 发软 件 中 的仿 真 波 形 。 ｕ ｒ 　ｌ ｕ 　 接 下来 进 行　．ｏ 至　 ｊｄ的文 件 转 换 ， ｐｆ ｅ 最　 后 将　． ｄ文 件 下 载 到 Ａ Ｆ　０ Ａ ｊ ｅ Ｔ １ ８ Ｓ芯 片　 ５ ／ 如　 ／ ＣＬ ） ＲＢ　 ｂｅｇｉ　 ｎ Ｄ　 Ｏ Ｄｌ 　 Ｑ　 ０ Ｕｌ 　 Ｄ１ 　 【３ ）　 ＣＬＫ　 ｛Ｌｋ － 　 ｉ ０ 　 ０ 　 ／ ｅ ｉ ｅ ｄ块 开 始　 ／ ｇｎ ｎ ｂ — ｉ！ Ｒ ） ＝ ： ｆ ＣＬ Ｂ Ｑ＜ Ｏ （ 　 中。 　 果 ＣＬ Ｂ 为低 电平 ， 输 出 ０ （ 阻 塞 赋　 Ｒ Ｑ 非 在 ＭＣ ＆ Ｌ 　 Ｍ Ｏ试 验 板 上 ， Ｕ ＣＰ ＤＤＥ 改　 表 １ 　４位 寄 存 器 真值 表　 图 １４位 寄 存 器 电路 框 图 　 　 一 ＿ － － － ＿ － － － ＿ ＿ ＿ － － － ＿ ＿ － － － ＿ － ＿ － ● － － 　 输 入　 － 　 输 出　 Ｄ１ 　 Ｄ０ 　 Ｑ３ 　 Ｑ２ 　 Ｑ１ 　 Ｑ０ 　 ＣＬ 　 ＣＬ 　 ＲＢ Ｋ Ｄ３ 　 Ｄ２