已看第五章VHDL有限状态机设计.pptx

VHDL有限状态机设计;内容;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;1 有限状态机的基本概念;2 状态机的基本描述方式;2 状态机的基本描述方式;2 状态机的基本描述方式;2 状态机的基本描述方式;2 状态机的基本描述方式;ENTITY smtest IS PORT( a : IN std_logic; b : IN std_logic; clk : IN std_logic; rst : IN std_logic; x : OUT std_logic; y : OUT