process watch：制程管制和生产周期时间 - yms magazine.pdf

Process Watch ：製程管制和生產週期時間 作者：Douglas G. Sutherland 和David W. Price 作者按語：Process Watch 是探索半導體產業製程管制（缺陷檢測與量測）的關鍵概念的系列連 載 。繼上一集探討製程管制10 大根本法則的連載文章之後 ，這一集全新的系列連載將著重說明瞭 製程管制的其他趨勢，包括積體電路生產的成功實施策略及益處。 在研發的早期階段，更多的製程管制有助於減少學習週期 （解決具體問題所需的反覆修改）的次 數和持續時間。在大量生產過程中，考慮周詳的製程管制策略可提升基線良率，並同時限制因產 線異常造成的良率損失。在所有階段，需要實行有效的製程管制策略，才能確保晶圓廠能夠以儘 可能低的成本營運。除了儘量降低生產成本，增加製程管制步驟反而能夠縮短週期時間。 圖 1 顯示了週期時間作為一個函數如何隨製程管制步驟的數目而變化的概念圖。圖表左側沒有實 施量測和檢測 (MI) 步驟，週期時間實際上可以無限長 。如果某個批次抵達生產線終點，且良率 為零，則沒有辦法對問題進行隔離。理論上，人們可以透過試錯來隔離問題，但是就算只有 100 個製程步驟且每個製程步驟只有兩個參數，也會有 2100(1.3 x 1030) 種可能的組合。即使每秒測試 一個參數，要窮盡參數空間所有可能的組合，需要的時間將比宇宙年齡還要長得多。 圖1. 週期時間(CT) 相對于製程管制（量測與檢測）的步驟數。在第1 區，晶圓廠資訊匱乏，不能 找到良率偏移，也無法隔離潛在問題。在第 3 區，晶圓廠獲得的資訊已經超出它需要使用的範圍 。 在第2 區，晶圓廠已經達到平衡— 使用了一系列縮短週期時間的製程管制步驟 。 隨著製程管制步驟的加入，週期時間從實際上的無限值下降至某個可控數字。在某一點，週期時 間將達到最小值。超出這一點，進一步增加製程管制步驟實際上將導致週期時間隨步驟數的增加 而呈線性增加。製程管制的最佳步驟數將始終在縮短週期時間、降低偏移成本和提升基線良率之 間進行權衡。後兩者通常對財務的影響更大。 增加製程管制步驟能夠縮短晶圓廠的週期時間，但是它是如何發揮作用的呢？ 週期時間的完整處 理（排隊理論）遠遠超出了本文範疇，然而在較高層級，它可以分解為可管理的若干組成部分。 總週期時間 (CT) 等於排隊時間總和（一個批次等待製程機台可供使用所耗費的時間）加上製程時 間本身。由於製程時間是固定的，縮短週期時間的唯一方法也就集中於排隊時間 (Q) 。從排隊理 論來看，可見Q 可以透過三個分離函數的乘積來表達4 ， Q = f(u) f(a) f(v) eqn 1 其中f(u) 、f(a) 和f(v) 分別為利用率、可用度和變異性函數。前兩個函數將始終是有限的，因此顯 然只有在f(v) = 0 時才有Q =0 。換言之，減少晶圓廠的可變性會縮短排隊時間，如果我們從系統 中移除所有變異性，則排隊時間同樣將降至零，且週期時間將只等於加工時間。 圖2 為針對零、中、高三種不同程度的變異性，週期時間作為利用率的一個函數的圖示。Y 軸衡 量的是週期時間，單位是稱為X-因數的總製程時間。當變異性為零時，所有批次均按照鎖步在晶 圓廠內移動；週期時間沒有增加，而利用率卻增加了，且所有工具在理論上都可以按照 100% 的 利用率運行。在這種情況下，排隊時間為零，且週期時間等於所有步驟的總製程時間（週期時間 = 1 ）。一旦引入某些可變性，週期時間就會隨利用率開始呈指數級增加，而且變異性越大，則增 加的幅度也就越大。 圖2. 在高、中、零三種不同程度的變異性情況下 ，週期時間與利用率之間的關係。 晶圓廠的變異性來源眾多，僅舉數例，其中包括：批次到達率、維護要求頻率，以及要執行該維 護所需的時間。而異常— 即失控批次— 會影響以上所有來源。 擁有多個製程管制點不會立即改變晶圓廠的異常數量，但是會立即提升晶圓 廠對其反應的效率。 實際上，隨著時間的推移，擁有更多製程管制點還能夠減少異常數量，因為它會提升晶圓廠的學 習速率。 考慮因缺陷數超過製程步驟 N 的管制限制而被標記的某個批次。如圖 3a 所示，如果在製程步驟 N 和N-1 之間存在另一個檢測點，則問題可被立即隔離。只有在步驟N 的機台 （缺陷批次通過的 製程機台）才需要停機 ，並且只有自上一次良好檢測後通過該機台的批次才需要暫停等待處置。 對比之下，考慮圖 3b 會發生甚麼，其中上個檢測點位於