数字电路后端设计_逻辑综合概要.ppt

* DRC约束 DRC即Design Rule Constraints，一般由半导体厂商提供，在使用工艺库中的逻辑单元时对其连接所强加的限制，主要有：max_capacitance，max_transition，max_fanout ＃为当前设计设定最大电容值为0.5pf set_max_capacitance 0.5 [current_design] ＃为当前设计设定最大转换时间为2.0ns，在整个设计上施加最 ＃大转换时间延迟可以帮助防止在上连线上出现长的转换时间， ＃也可以约束单元的输出端的转换时间以减少其功耗 set_max_transition 2.0 [current_design] ＃在当前设计的所有单元的输出引脚上设置max_fanout set_max_fanout 10 [current_design] 在DC优化时，DRC约束具有最高的优先级，DC会先让电路满足DRC，然后才是时序约束。 * 面积约束 我们用set_max_area来设定面积约束。例如 set_max_area 1000 set_max_area 0 面积的单位由工艺库定义，可以是： 1. 2输入与非门 2. 晶体管数目 3. 平方微米 设定了面积约束，DC会尽量优化到所设定的面积；当没有设定面积约束时，DC会做最小限度的面积优化；若设定为0，则DC会对面积做优化直到再继续优化也没有大的效果，这样可以使得面积优化最小，但运行时间较长。 可用命令report_area报告面积。 * 时序例外 时序例外有以下几种： 1.False paths。用set_false_path来设定路径使得DC不对其进行时序分析，移除该路径上的时序约束。通常异步电路的时钟之间、逻辑上不存在的路径等上设定为falst path 2.Minimum and maximum path delay value。我们使用命令set_max_delay和set_min_delay来覆盖默认的用于setup和hold约束的最大/最小延迟。 3.Multicycle paths。由于DC默认的是单周期，有时某些路径可能需要多个周期的时间才能到达，如在两个寄存器之间进行乘法操作可能需要多个周期才能完成，这时用命令set_muticycle_path来设定多周期路径，以满足时序要求。同时要注意setup check和hold check的设定。 * 综合策略的选择 综合的策略有两种：自顶向下和自底向上。 1.自顶向下（top-down）：在top-down的综合方案中，顶层模块和它的所有子模块放在一起优化，所有的限制条件和电路工作环境一般也都是针对顶层模块设置的，因此，这种综合方案能够自动将模块之间的连接和依赖关系考虑到综合中去，从而优化综合结果。但是，这种方法对于一个规模比较大的电路显然不适合，因为在综合的过程中，所有的模块必须同时存在于存储区中，而且运行时间也会比较长。 2.自底向上（bottom-up）：即分而治之的解决方法。从最底层模块开始综合优化，必须对所有底层子模块施加限制条件并且需要单独优化，这个过程一直延续到顶层模块。其中每一个子模块综合完成之后，直接将该模块集成到它的上一级中和上一级的其他模块一起优化，而且一般使用set_dont_touch命令让DC不再改变该子模块的结构。使用这种方法进行优化的优点是当工作站的处理能力不足时，可以分别进行子模块的优化，而不需要将所有的模块都放到存储区中，这种做法的缺点是只能在子模块内部进行优化，无法考虑到模块周围的环境而将子模块和其他的模块一起优化。 * 设计优化 采用命令compile或compile_ultra来启动DC综合和优化的进程。DC提供许多选项来设定进行何种综合。 compile_ultra命令具有强大的功能，使用该命令可以得到更好的延迟质量，特别适用于高性能的算术电路优化。该命令包含了以时间为中心的优化算法。compile_ultra命令主要的开关选项有： -scan ＃做可测性设计编辑，加入扫描链 -no_autoungroup ＃关掉自动取消划分特性 -no_boundary_oprimization ＃不作边界优化 -area_high_effort_script ＃面积优化 -timing_high_effort_script ＃时序优化 * 电路的优化分为三个阶段：结构级的优化，逻辑级优化和门级优化，如下图所示。 * 1.结构级的优化，包括： 1.1设计结构的选择：在DesignWare中选择最合适的结构或算法实现电路的功能。 1.2数据通路的优化：选择CSA等算法优化数据通路的设计 1.3共用子表达式：例如下面两个等式： S