数字电路最重点触发器考试必考.pptVIP

第五章 触发器 5.1 概述 5.2 sR 锁存器 5.3 电平触发器 5.4 脉冲触发器 5.5 边沿触发器 5.6 触发器的逻辑功能及其描述方法 第五章 触发器 5.1概述 触发器：能够存储一位二值信号的基本单元电路。 1.触发器特点： （1）具有两个能够自行保持的稳定状态，用来表 示逻辑状态 0 和 1。 （2）根据不同的输入信号，可将输出置成 0 或 1。 （3）输入信号消失后，能将获得的状态保存下来。 2.触发器的现态和次态 触发器接收输入信号之前的状态叫做现态，用Qn表示。触发器接收输入信号之后的状态叫做次态，用Qn+1表示。现态和次态是两个相邻离散时间里触发器输出端的状态。 3.触发器的分类 按触发方式分为电平触发、脉冲触发和边沿触发。 按触发器的逻辑功能不同分为RS触发器、JK触发器、T触发器、D触发器等几种类型。 根据存储数据的原理不同分为静态触发器和动态触发器。 用或非门组成的基本RS触发器（a）、（b）电路结构（c）图形符号 用与非门组成的基本RS触发器（a）电路结构 （b）图形符号 5.3 电平触发的触发器 二、电平触发方式的动作特点 （1）只有当CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。 （2）在CLK=1的全部时间里，S和R状态的变化都可能引起输出状态的改变。在CLK回到0以后，触发器保存的是CLK回到0以前瞬间的状态。 电平触发D触发器 利用CMOS传输门组成的电平触发器 主从结构RS触发器（a）电路结构 （b）图形符号 例5.4.1 在主从SR触发器电路中，若CP、S和R的电压波形如图所示，试求Q和Q端的电压波形。设触发器的初始状态为Q=0。 主从 J K 触发器 具有多输入端的主从 J K 触发器 例5.4.2 在主从JK触发器电路中，若CP、J和K的电压波形如图所示，试求Q和Q端的电压波形。设触发器的初始状态为Q=0。 二、脉冲触发方式的动作特点 （1）触发器的反转分为两步动作。第一步，在CLK=1期间主触发器接收输入端（S、R或J、K）的信号，被置成相应的状态，而从触发器不动；第二步，下降沿到来时从触发器按照主触发器的状态翻转，所以Q、Q,端状态的改变发生在CLK的下降沿。（若以低电平为有效信号，则Q和Q,状态的变化发生在的上升沿。） （2）因为主触发器本身是一个电平触发触发器，所以在CLK=1的全部时间里输入信号都对主触发器起控制作用。 由于存在上述两个动作特点，在使用主从结构触发器时经常会遇到这样一种情况，就是在CLK=1期间输入信号发生过变化以后，CLK下降沿到达时从触发器的状态不一定能按此刻输入信号的状态来确定，而必须考虑整个CLK=1期间里输入信号的变化过程才能确定触发器的次态。 因此，在使用主从结构触发器时必须注意：只有在CLK=1的全部时间里输入状态始终未变的条件下，用CLK下降沿到达时输入的状态决定触发器的次态才肯定是对的。否则，必须考虑CLK=1期间输入状态的全部变化过程，才能确定下降沿达到时触发器的次态。 例5.4.3 在主从JK触发器电路中，若CP、J和K的电压波形如图所示，试求Q和Q端的电压波形。设触发器的初始状态为Q=0。 5.5 边沿触发器一、电路结构和工作原理 利用CMOS传输门的边沿触发器 二、边沿触发方式的动作特点： 触发器的次态仅取决于时钟信号的上升沿（也称为正边沿）或下降沿（也称为负边沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。 5.6 触发器的逻辑功能及其描述方法5.6.1触发器按逻辑功能的分类一、RS 触发器 二、JK触发器 三、T 触发器 四、D 触发器 5.6.2 触发器的电路结构和逻辑功能、触发方式的关系 一、电路结构和逻辑功能 触发器的电路结构和逻辑功能之间不存在固定的对应关系。用同一种电路结构形式可以结成不同逻辑功能的触发器；反过来说，同样一种逻辑功能的触发器可以用不同的电路结构来实现。 利用CMOS传输门的JK 触发器CC4027 二、电路结构和触发方式 因为电路的触发方式是由电路的结构形式决定的，所以电路的结构形式与触发方式之间有固定的对应关系。 凡是采用同步结构的触发器，无论其逻辑功能如何，一定是电平触发方式； 凡是采用主从结构的触发器，无论其逻辑功能如何，一定是脉冲触发方式； 凡是采用两个电平触发触发器结构、维持阻塞结构或者利用门电路传输延迟时间结构组成的触发器，无论其逻辑功能如何，一定是边沿触发器。 * * 5.2 SR锁存器 电平触发SR触发器 一、电平触发的触发器 例5.3.1 已知电平触