数字逻辑实验实验二案例.docVIP

数字逻辑实验报告 专 业： 班 级： RB软工移 　 学 号： 201470024113 　 学生姓名： 指导教师： 2016年 月 日、的功能)，设计出功能测试记录表； 2、画出用D触发器构成异步八进制(即三位二进制)加法及减法计数器的原理接线图； 3、画出用JK触发器和门电路构成十进制计数器的原理图，及结合所选芯片对应的接线图。 三、实验原理 1、基本RS触发器 图2.1 基本RS与非门触发器的基本电路示意图 由两个与非门交叉耦合构成的基本触发器具有置0、置1及保持的功能。因为=0时触发器被置1，通常称端为置1端，是低电平有效。因为=0时触发器置0，端称为置0端，是低电平有效。基本触发器又称为置0置1触发器，或称为-触发器。 2、D触发器 图2.2 钟控D触发器的基本电路示意图 当CP=0时，=1，=1，触发器的状态Q维持不变。当CP=1时，，=D，触发器状态将发生转移。由于D触发器的下一状态始终和D输入一致，因此，又称D触发器为锁存器或延迟触发器。D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等、输入时Q及端状态，注意观察其“不定状态”； 表中的Qn和 Qn表示触发器的现在状态，简称现态；Qn+1和Qn+1表示触发器在触发脉冲作用后输出端的新状态,简称次态。对于新状态Qn+1而言，Qn也称为原状态。表中Qn=Qn+1表示新状态等于原状态，即触发器没有翻转，触发器的状态保持不变。必须注意的是，一般书上列出的基本RS触发器的真值表中，当 Rd =0、 Sd=0时，Q的状态为任意态。这是指当 Rd、Sd 同时撤消时，Q端状态不定。若当 Rd=0、Sd =0时，Q =1，状态都为“1”，是确定的。但这一状态违背了触发器Q端和 Q端状态必须相反的规定，是不正常的工作状态。若Rd、Sd不同时撤消时，Q端状态是确定的，但若Rd、Sd同时撤消时，Q端状态是不确定的。由于与非门响应有延迟，且两个门延迟时间不同，这时哪个门先动做了，触发器就保持该状态，这一点一定不要误解。但具体可见例1 。把上表所列逻辑关系写成逻辑函数式，则得到 测试JK、D触发器的逻辑功能，并分别选用四个JK、D触发器备用。要求完成真值表测试； JK触发器再有时钟脉冲作用时（CP=1）当J=0 K=0时状态保持不变当J= 0 K=1时次态为0态当J=1 K=0时次态为1态当J=1 ?K=1时次态与现态相反?D触发器（由与非门构成）：当D=1时，Q=0；当D=0时，Q=1； 的波形； 五、总结与体会 触发器是时序逻辑电路中具有记忆功能的单元电路。其种类繁多，从逻辑功能来分，有：RS触发器、JK触发器、D触发器、T触发器、T′触发器等。 通过实验可以对他们实行相互转换来熟悉触发器的原理，了解其本质。通过对转换的相互比较，提高学习能力，懂得运用比较的方法更快速的掌握新的知识。