计算机组成原理习题课.ppt

2014-5-6 计算机组成原理 第3章 P111 第1题 1、设有一个具有20位地址和32位字长的存储器，问： (1)该存储器能存储多少字节的信息？ 存储容量 = 存储单元个数×每单元字节数 = 220×(32 bit ÷ 8 bit)=4M (2)如果存储器由512K×8位SRAM芯片组成，需要多少片? 需要做存储芯片的字位扩展，所需芯片数d=220×32/512K×8=8片 位扩展：4片512K×8位芯片构成512K×32位的存储组； 字扩展：2组512K×32位存储组构成1M×32位的存储器。 (3)需要多少位地址做芯片选择？ 字扩展的是2个存储组，因此，需1位地址做片选。 第3章 P111 第3题 3、用16K×8位的DRAM芯片构成64K×32位存储器，要求： (1)画出该存储器的组成逻辑框图。 由16K×8位的芯片进行字位扩展构成64K×32位存储器，共需芯片数d= 64K×32/16K×8=16片； 位扩展：由4片16K×8位芯片构成16K×32位存储组； 字扩展：由4组16K×32位存储组构成64K×32位存储器； 因此，4个存储组的片选信号应由最高两位地址A14和A15产生； 该存储器的组成逻辑框图如下： 第3章 P111 第5题 5、要求用256K×16位SRAM芯片设计1024K×32位的存储器。SRAM芯片的两个控制端：当CS’有效时，该片选中。当W’/R=1时执行读操作，当W’/R=0时执行写操作。 第3章 P111 第5题 (2)字扩展：4组256K×32位存储组构成1024K×32位存储器，因容量由256K增大到1024K，共需地址线20条。原有地址线A17~A0、读写信号、32位数据线共用，最高两位地址线A18和A19经2-4译码器输出产生4个存储组的片选信号，如图所示。 第3章 P111 第6题 6、用32K×8位的E2PROM芯片组成128K×16位的只读存储器，试问： (1)数据寄存器多少位？ 因为系统数据总线为16位，所以数据寄存器16位 (2)地址寄存器多少位？ 因为存储器容量为128K，需系统地址总线17位， 所以地址寄存器17位 (3)共需多少个E2PROM芯片？ 所需芯片总数： (128K/32K)×(16/8)=8片 第3章 P111 第6题 (4)画出此存储器的组成框图。 第3章 P111 第7题 7、某机器中，已知配有一个地址空间为0000H~3FFFH的ROM区域。现在再用一个RAM芯片(8K×8)形成40K×16位的RAM区域，起始地址为6000H。假设RAM芯片有CS’和WE’信号控制端。CPU的地址总线为A15~A0，数据总线为D15~D0，控制信号为R/W（读/写），MREQ’(访存)，要求： 第3章 P112 第8题 8、设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。存储周期T=100ns，数据总线宽度为64位，总线传送周期τ=50ns。求：顺序存储器和交叉存储器的带宽各是多少？ 解： 顺序存储器和交叉存储器连续读出m=8个字的数据信息量为： q = 8×64 = 512位 顺序存储器所需要的时间为：t1 = m×T =8×100ns =800ns =8×10-7s 故顺序存储器的带宽为：W1= q/t1 = 512/(8×10-7) = 64×107[bit/s] 交叉存储器所需要的时间为 t2 = T+ (m-1)×τ= 100ns + (8-1)×50ns = 450ns =4.5×10-7s 故交叉存储器的带宽为 W1= q/t2 = 512/(4.5×10-7) = 113.8×107[bit/s] 第3章 P112 第9题 9、CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache/主存系统的效率和平均访问时间。 命中率：h = Nc/(Nc+Nm) = 2420/(2420+80) = 0.968 主存与Cache的速度倍率：r = tm/tc = 240ns/40ns = 6 访问效率：e = 1/(r+(1-r)h) = 1/(6+(1-6)×0.968) = 86.2% 平均访问时间：ta = tc/e = 40ns/0.862 = 46.4ns 第三章 P112 第11题 11、某机器采用四体交叉存储器，今执行一段小循环程序，此程序放在存储器的连续地址单元中。假设每条指令的执行时间相等，而且不需要到存储器存取数据，请问在下面两种情况中(执行的指令数相等)，程序运行的时间是否相等？ 解：设总线传送周期为τ，取指周期T，执行指令时间为t，则： (1)循环程序由6条指令组成，重复执行80次； 程