微电子器件原理习题讲解.ppt

微电子器件原理习题讲解 2、既然已经忽略了基区复合，为什么np（WB）=npo(WB)np（0），是复合掉的吗？与忽略基区复合的假设矛盾吗？ 发射区的掺杂浓度要高于基区掺杂浓度，而基区的掺杂浓度也高于集电区掺杂浓度，当发射极与基区加正偏电压时，势垒降低，扩散电流大于漂移电流，使电子扩散到基区，因此电子在基区靠近耗尽的位置形成积累；而当集电结反偏时，扩散电流小于漂移电流，导致基区中靠近集电区的电子浓度减小，且平衡时的基区少子浓度很低，因此有x=WB时，np（WB）=npo（WB ）np(o)。 3、讨论VBE是否影响三极管的厄尔利电压，为什么？ VBE正偏，VBC反偏，VA主要受VBC的耗尽区影响，理想情况下，VBE的影响可忽略；反之，VBE正偏，发射区相对于基区重掺杂，耗尽区分布在基区多一点，VBE使BE结耗尽区加宽，使WB加大，从而增大VA；另外，BE结耗尽层变化，也会影响基区中空穴的分布，即PP(x)变化，也会影响VA，但影响都不大。 4、雪崩注入二次击穿的改进措施 在雪崩注入的情况下发生二次击穿的条件的临界电压VSB=EM·WC，临界电流JSB=JCr·AC，只要提高这个两个值就可以就可以防止其二次击穿，可采取 1.改进工艺条件，提高材料的纯度和完整性； 2.增加外延层厚度，使WC≥BVC/EM； 3.增加基区掺杂浓度，减小基区宽度WB，减小雪崩倍增效应，从而减小二次击穿的几率； 4.降低集电区和发射区掺杂浓度，增大集电区宽度WC，在相同的EM下，WC越大，VSB越大； 5.采用钳位二极管； 采用“集电极镇流”的方法 a加厚外延层的厚度,利用未耗尽的集电区体电阻镇流； b采用多层集电区，集电极空间电荷区扩展的速度减慢，该层的电阻率和厚度决定了器件防御反偏二次击穿能力的大小； c可采用CB间反并联旁路二极管的方法。 5. N沟JFET可否用n型衬底，为什么？ 不可以 原因①：衬底一般接电路的最低点位，当漏端加电压时，在漏端和衬底间便形成导电通路，导致很大的漏电流产生，有较大的静态功耗； 原因②：若以n型材料做衬底，衬底将和原来的沟道连在一起，沟道变厚，导致栅极无法对沟道形成有效控制，即无法使其夹断，器件将不能正常工作。 6、影响共发射区电流增益的因素 ①、深发射（WELPE）  影响因素： 发射区掺杂浓度；发射区中空穴扩散长度LPE和基区中电子扩散长度DnB；准中性基区和发射区宽度；发射区空穴扩散系数；基区空穴浓度；重掺杂效应下发射区和基区中有效本证载流子浓度和发射区本证载流子浓度。 ②、浅发射区  影响因素： 发射区掺杂浓度；发射区中空穴扩散长度DPE和基区中电子扩散长度；准中性基区和发射区宽度；发射区空穴扩散系数；发射区空穴表面复合速率SP；基区空穴浓度；重掺杂效应下发射区和基区中有效本证载流子浓度和发射区本证载流子浓度。 10.53 、在一个特殊的双极晶体管，基区输运时间占总时间的20%，基区宽度为0.5um,基区扩散系数为DB=20cm2/s,试确定截止频率。 1、单管中，源和衬底能否同电位？为什么 2、集成电路中，所有的源和衬底能否接在一起？若不能，则衬底该是高电位、低电位，还是接地？为什么？ ①：单管中，源和衬底可以同电位，以NMOS为例，器件中源极接低电位，为避免漏电流的产生，P型衬底应反偏，接电路的最低电位，若为PMOS，可同时接电路的最高电位，此时不存在衬底偏置效应。综上所述，源和衬底可同电位。②：集成电路中，源和衬底不可以接同电位，因为集成电路中，所有器件做在同一个衬底上，拥有相同的电位，而电路中的单个器件的源端会与其他器件的端口短接，如源和漏，此时电路无法正常工作，因此不能短接 冶金结宽度减去BC结靠近基区的耗尽层宽度 基区中的空穴扩散电流密度 BC结靠近基区的耗尽层宽度 JP 输出电导 基区到达集电区空穴电流 VEB为已知0.626V 1、说明发射区，基区，集电区设计原则，以及各个区域对器件特性的影响？ ①发射区设计原则：产生低的基极电流、具有较 小的串联电阻和产生低的基极电流。 发射区对器件特性的影响：a发射区掺杂浓度越高，基极电流越小，发射区的串联电阻越小，器件的放大倍数越大；b要使基区宽度与设计要求更符合，就需要减小发射结的结深，但是发射极结深越小，反而会增加基极电流，所以通常用多晶硅发射极；c发射极形成过程与发射区宽度下降，增大基极电流和电流增益 ②基区设计原则：必须在 ac和dc特性间折衷，折衷方法和应用领域有关；必须在希望特性与复杂制造工