《数字电子技术基础》第五版 阎石第05节 触发器.ppt

组合逻辑电路：无记忆 时序逻辑电路：有记忆 触发器：具有记忆功能的基本电路单元。 是构成时序逻辑电路的基本单元。 2.工作原理 CLK=0时， CLK1=1，Q1=D； CLK2=0，FF2的保持原状态不变。 CLK由0跳变为1时， CLK1=0，Q1保持为CLK上升沿到达前瞬间输入端D的状态，此后不再跟随D的状态而改变； CLK2=1，FF2的输出与它的输入相同，即输出端 Q便被置成了与CLK上升沿到达前瞬间时D端相同的状态，而与以前和以后D端的状态无关。 5.3 触发器的逻辑功能及其描述方法 按逻辑功能可分为 SR触发器 T触发器 JK触发器 D触发器 一、触发器按逻辑功能的分类 3.特性方程 4.状态转换图 0 1 S=1 R=0 S=0 R=1 S=0 R=× S=× R=0 (约束条件) SR触发器 特性表 逻辑符号 3.特性方程 4.状态转换图 0 1 J=1 K=× J=× K=1 J=0 K=× J=× K=0 JK触发器 特性表 逻辑符号 * * 触 发 器 第 5 章 引言： §5.1 概述 §5.2 触发器的电路结构与动作特点 §5.3 触发器的逻辑功能及其描述方法 主要内容 5.1 概述 一、触发器 １.概念： 能够存储１位二值信号的基本单元电路。 是时序逻辑电路的基本单元。 2.电路构成： 由门电路和反馈线构成。 3.特点： （1）有两个稳定的状态：1和0。 （2）在触发信号的作用下，根据不同的输入信号可以置成1或0状态。 二、触发器的现态和次态 现态：Ｑ 原状态 次态：Ｑ* 新状态 三、触发器逻辑功能描述方法 特性表（功能表）：含有状态变量的真值表 特性方程 状态图 波形图 按结构可分为 SR锁存器 边沿触发的触发器 电平触发的触发器 脉冲触发的触发器 四、触发器分类 按逻辑功能可分为 SR触发器 JK触发器 D触发器 T触发器 5.2 触发器的电路结构与动作特点 一、SR（Set—Reset Latch）锁存器 --基本SR触发器，触发器电路基本构成部分 Q=1 Q′=0 1状态，置位状态； Q=0 Q′=1 0状态，复位状态。 SD:置位端，置1输入端； RD:复位端，置0输入端。 1.电路结构 与非门组成的基本RS触发器的特性表 1 1 0 0 1 1 1 0 1 0 2.工作原理 与非门组成的基本RS触发器的特性表 0 1 1 1 0 0 与非门组成的基本RS触发器的特性表 1 0 1 1 0 0 与非门组成的基本RS触发器的特性表 0 0 1 1 1 1 1 1 ? 当SD′、RD′同时撤去时，输出端Q和Q′状态不定。 设计电路时此种情况应避免，应使SDRD=0 3.动作特点: 输入信号在全部作用时间内（即SD或RD为1的全部时间里）都直接改变输出端Q和Q′的状态。 例:5.2.1 0 0 1 1 1 0 0 1 1 1 0 1 0 1 1 0 1 0 0 1 1 1 0 1 0 1 1 0 0 0 1 1 1 1 0 0 二、电平触发的触发器 1.电平触发SR触发器 （同步SR触发器） 电路结构 CLK为触发信号，只有触发信号变为有效电平后，触发器才能按照输入的置1、置0信号置成相应的状态。 当系统中有多个触发器需要同时动作时，就可以用同一个CLK信号作为同步控制信号。 由与非门构成的SR锁存器 由与非门构成的控制电路 同步SR触发器的特性表 0 0 X X 0 1 1 X X 0 1 1 0 0 1 1 0 0 1 1 0 1 1* 1 1 1 1* 0 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 0 0 1 0 0 0 1 功能 保持 保持 置1 置0 不定 2. 工作原理 需满足SR=0的约束条件 在 CLK＝1期间，输入信号的变化都直接改变输出端Q和Q′的状态;CLK=0期间输出状态保持不变。 课本例5.3.1： 3. 动作特点 2.D触发器（D型锁存器） 设计目的：为了满足单端输入的要求。 例5.3.2：根据给定的电平触发的D触发器的CLK和D的电压波形，画出Q和Q的波形，假设触发器初始状态为Q=0。 三、脉冲触发的触发器 1.主从SR触发器 （主从触发器） 设计目的：为提高触发器的可靠性，希望每个CLK周期里输出端的状态只能改变一次。 延迟输出 CLK回到低电平后输出状态才改变 （1）接收输入信号过程 CLK=1期间：主触发器控制门G7、G8打开，接收输入信号S、R,从触发器控制门G3、G4封锁，其状态保持不变。 1 0 1 1 （2）输出信号过程 CLK下降沿到来时，即CLK回到低电平后，主触发器封锁，从触发