断言语法总结介绍.docVIP

? ? ? ? 断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。以下是断言的语法： 1. SVA的插入位置：在一个.v文件中： ? ? ? ? ? ? ? ? module ABC (); ? ? ? ? ? ? ? ? ? ?rtl 代码 ? ? ? ? ? ? ? ? ? ?SVA断言 ? ? ? ? ? ? ? ? endmodule ? ?注意：不要将SVA写在enmodule外面。 2. 断言编写的一般格式是： ? ?【例】 断言名称1：assert property(事件1) ? ? ? //没有分号 ? ? ? ? ? $display(........,$time); ? ? ? ? ? ? //有分号 ? ? ? ? ? else ? ? ? ? ? $display(........,$time); ? ? ? ? ? ? //有分号 ? ? ? ? ? 断言名称2：assert property(事件2) ? ? ? ? ? $display(........,$time); ? ? ? ? ? else ? ? ? ? ? $display(........,$time); ? ?断言的目的是：断定“事件1”和“事件2”会发生，如果发生了，就记录为pass，如果没发生，就记录为fail。注意：上例中没有if，只有else，断言本身就充当if的作用。 ? ?上例中，事件1和事件2可以用两种方式来写： ? ?(1) 序列块：?sequence name; ? ? ? ? ? ? ? ? ? ? ? 。。。。。。。。。;? ? ? ? ? ? ? ? ? endsequence ? ?(2) 属性块： property name; ? ? ? ? ? ? ? ? ? ? ? 。。。。。。。。。; ? ? ? ? ? ? ? ? endsequence ? ? 从定义来讲，sequence块用于定义一个事件（砖），而property块用于将事件组织起来，形成更复杂的一个过程（楼）。sequence块的内容不能为空，你写乱字符都行，但不能什么都没有。sequence也可以包含另一个sequence, 如： ? ? ? ? ? ? ? ? ? ? sequence s1; ? ? ? ? ? ? ? ? ? ? ? ? s2(a,b); ? ? ? ? ? ? ? ? ? ? endsequence ?//s1和s2都是sequence块 ? ? sequence块和property块都有name，使用assert调用时都是：“assert property(name);” ? ? 在SVA中，sequence块一般用来定义组合逻辑断言，而property一般用来定义一个有时间观念的断言，它会常常调用sequence，一些时序操作如“|-”只能用于property就是这个原因。 ? ? ? ? ?注：以下介绍的SVA语法，既可以写在sequence中，也可以写在property中，语法是通用的。 3. 带参数的property、带参数的sequence ? ?property也可以带参数，参数可以是事件或信号，调用时写成：assert property (p1(a,b)) ? ?被主sequence调用的从sequence也能带参数，例如从sequence名字叫s2，主sequence名字叫s1: ? ? ? ? ? sequence s1; ? ? ? ? ? ? ?s2(a,b); ? ? ? ? ? endsequence 4. property内部可以定义局部变量，像正常的程序一样。 ? ? ? ? ? ?property p1; ? ? ? ? ? ? ? int cnt; ? ? ? ? ? ? ? ..................... ? ? ? ? ? ?endproperty 【注】在介绍语法之前，先强调写断言的一般格式： ? ? 一般，断言是基于时序逻辑的，单纯进行组合逻辑的断言很少见，因为太费内存（时序逻辑是每个时钟周期判断一次，而组合逻辑却是每个时钟周期内判断多次，内存吃不消）。 ? ? 因此，写断言的一般规则是： time + event，要断定发生什么event，首先要指定发生event的时间，例如 每个时钟上升沿 + 发生某事 ? ? ? ? ? ? ? ? 某信号下降时 + 发生某事 5. 语法1：信号（或事件）间的“组合逻辑”关系： ? ?(1) 常见的有：, ||, !, ^ ? ?(2) a和b哪个成立都行，但如果都成立，就认为是a成立：firstm