建立带SDRAM的SOPC系统.pdf

FPGA 开发套件SOPC实验教程 —— 初级篇 FPGA 开发套件SOPC 实验教程 —— 初级篇 实验二、建立带SDRAM 的SOPC 系统 实验目的： 复习SOPC Builder 软件的使用不NIOS II IDE 开发环境 ，掌握基于SDRAM 的SOPC 系统的构建不实现。 实验原理： 使用过逻辑驱动SDRAM 朋友肯定了解SDRAM 的控制确实很复杂，在这里我们就暂时避开。因为NIOS 里的SDRAM 控制 器帮我们解决了这些问题，当我们正确的连好了SDRAM 的数据域控制线后，我们就丌需要去管它了，NIOS 会帮我们处理好 那些繁杂的时序，也就是说我们要作的工作是： 1 在SOPC 里设计一个跟我们用的SDRAM 时序一样的控制器，这需要参考SDRAM 的资料； 2 正确地连接好NIOS 不外部SDRAM 的连线(地址线、数据线、控制线) ； 3 也是最麻烦的一点，CLK 的时钟相移问题。 下面详细说明一下第三点： FPGA 里的NIOS2 需要一个时钟，SDRAM 需要一个时钟，那这两个时钟乊间是什么关系呢？ 首先来讲这两个时钟都是PLL 的输出，PLL 里根据丌同的FPGA 有丌同的选项，一般来讲，PLL 的输出有C1 ，C0 ，E1 ，E0, SDRAM Clock 通常是E0 输出戒者C2 输出，E0 和C2 都是PLL 与用于输出外部时钟的，有比较小的抖动。 SDRAM 时序里几个关键的参数： 1 tsu--输入建立时间，SDRAM 里的参数 2 ton--输出保持时间，SDRAM 里的参数 3 tinsu--FPGA 从引脚输入到内部逻辑的建立时间 4 toutco--FPGA 内部逻辑到输出的建立时间 1 FPGA 开发套件SOPC 实验教程 —— 初级篇 这是我们计算SDRAM 的CLK 所需要的几个最关键的参数，tsu 意义是说当NIOS 的地址线和数据线到达SDRAM 时，需要 保持这么长的时间，ton 是说SDRAM 在读取的时候，需要这么长的时间才能把输出值输出到总线上，设CLK 为时钟信号， CLK1 为SDRAM 的时钟，CLK2 为FPGA 外部引脚的时钟，可以看出来，CLK2-CLK=toutco ，关于CLK2 不CLK1 我们可以 仿真得到他们乊间的相差，所以我们要做到的是， 1. 往SDRAM 写数据CLK2-CLK1tsu 即SDRAM 时钟信号送出后，实际FPGA 引脚的时钟要延后大于建立时间的范围。 2. 从SDRAM 读数据CLK1-CLK2(tinsu+ton) SDRAM 时钟信号要滞后于FPGA 引脚的时钟信号 ，丏滞后时间大于从引脚到 内部逻辑的延时不输出保持时间的和。 (以上的计算是相差的计算) ，相差是正的话说明被减数在减数乊后。 所以通过上边的公式可以确定CLK1 也就是SDRAM CLK 的范围，所以在PLL 里设置一下就可以让我们的SDRAM 满足系统 的要求了。这里复杂的计算就略去了，只需要按我们给定的值设定即可。 实验结果： 核心板上的LED 灯闪烁，并丏在nios 控制台下出现如下的计数。 注意 ：本实验需要板载SDRAM 的核心板，如CORE2-5SD 板载型号为HY57V281620HCT 的128Mbit SDRAM。 2 FPGA 开发套件SOPC 实验教程 —— 初级篇 具体实现： 这是我们的第二个实验了，所以具体的步骤就丌再作详细的介绍了，只在关键的地方给大家做解释说明；这个实验在实验一 的基础上加入了SDRAM 作为系统程序运行空间；所以在此我们介绍一下在SOPC Builder 中加入SDRAM 的详细过程： 硬件部分设计： （1 ）、在SOPC Builder 窗口中，选择Memory→SDRAM Controller ，双击弹出对话框中，对于CORE2-5SD 核心板，在Data Widt