胡全连版数逻第4.5章常用集成时序逻辑芯片及其应用.ppt

* 学习要点： 计数器、寄存器的分类 集成计数器芯片的功能分析及其应用 集成寄存器芯片的功能分析及其应用 4.5 常用集成时序逻辑芯片及其应用 一、计数器 二、寄存器 一、 计数器 计数器：用于实现累计输入脉冲个数功能的时序电路。 计数器在运行时，所经历的状态是周期性的，即总是在有限个状态中循环，将一次循环所包括的状态总数称作计数器的“容量”或“模”。 除计数功能外，计数器还可用于定时、分频、测速、程序控制等。 1、计数器的分类 按CP脉冲输入方式可分为: 同步计数器、异步计数器 按逻辑功能可分为： 加法计数器、减法计数器、可逆计数器 按计数的进制可分为： 二进制计数器、非二进制计数器 按计数集成度可分为： 小规模集成计数器、中规模集成计数器 说明：二进制计数器的模是2的整数次幂，即满足模N=2n（n代表计数器中触发器的个数）；而非二进制计数器的模是任意整数。 2、集成同步计数器的功能分析及应用 常用集成同步计数器芯片 型号 功 能 型 号 功 能 74LS160 4位十进制同步计数器（异步清除） 74LS190 4位十进制可逆同步计数器 74LS161 4位二进制同步计数器（异步清除） 74LS191 4位二进制可逆同步计数器 74LS162 4位十进制同步计数器（同步清除） 74LS192 4位十进制可逆同步计数器 （双时钟） 74LS163 4位二进制同步计数器（同步清除） 74LS193 4位二进制可逆同步计数器 （双时钟） 1)集成同步计数器74LS161 74LS161是同步四位二进制加法计数器,其逻辑符号如下所示： 74LS161功能表 输 入 输 出 功 能 CP EP ET DA DB DC DD QA QB QC QD × 0 × × × × × × × 0 0 0 0 异步清零 DA DB DC DD DA DB DC DD 同步置数 × 1 1 0 × × × × × QA QB QC QD 保持 × 1 1 × 0 × × × × QA QB QC QD × × × × 对CP计数 增1计数 1 0 × × 1 1 1 1 主要特点 1、计数输出端由高位到低位依次为QD、QC、QB、QA，每位的权值分别为8、4、2、1。 2、当RD = 0时，输出QD QC QB QA不管处于何种状态将全部清零，且不需要CP 脉冲的控制（即清零与CP无关），称其为异步清零，因而在用RD端构成各种计数器时，存在过渡状态。 3、当LD=0时，只有当CP上升沿到来时，才能将DA DB DC DD端的预置数送入计数器，使QDQCQBQA = DADBDCDD 。由于预置数必须在CP的作用下才能完成送数功能，故称其为同步置数，在用LD 端构成各种计数器时，不会有过渡态。 4、当QDQCQBQA =1111即15时，CO 输出为高电平1，即送出进位信号1；除此之外CO均输出低电平。 5、在RD=LD=1（即清零和置数功能无效）的前提下，若EP=ET =1，则在CP上升沿的作用下，计数器实现同步四位二进制加法计数。 6、在RD= LD = 1状态下，若EP与ET中有一个为0或都为0，则计数器处于保持状态，即输出QDQCQBQA端状态保持不变。 利用74LS161构成任意进制计数器 反馈归零法：是利用异步清零端RD和与非门，将模N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到异步清零端RD，使输出回零。即与非门各条连线的权值之和应等于要求的计数模值N，可简单记为 反馈数 = 计数模N 74LS161反馈归零法构成的十进制计数器 (a)十进制计数器逻辑电路；(b)状态图 利用74LS161构成任意进制计数器 [例1] 试用74LS161芯片，反馈归零法实现六进制计数器。 解：计数模为6，则反馈数= 6 = (0110)2，故应将QC、QB（权值分别为4和2，其和等于6）两个输出端信号接入与非门，与非门输出端与74LS161的RD 端相连实现反馈清零。六进制计数器逻辑电路见下图 (a)，状态图见下图 (b)，其中0110为过渡状态。 [例1] 试用74LS161芯片，反馈归零法实现六进制计数器