第5章门电平模型化.PDF

下载 第5章 门电平模型化 本章讲述Verilog HDL 为门级电路建模的能力，包括可以使用的内置基本门和如何使用它 们来进行硬件描述。 5.1 内置基本门 Verilog HDL 中提供下列内置基本门： 1) 多输入门： and, nand,or, nor, x o r, x n o r 2) 多输出门： buf, not 3) 三态门： bufif0, bufif1, notif0,notif1 4) 上拉、下拉电阻： pullup, pulldown 5) MOS开关： cmos, nmos, pmos, rcmos, rnmos, rpmos 6) 双向开关： tran,tranif0, tranif1, rtran, rtranif0, rt r a n i f 1 门级逻辑设计描述中可使用具体的门实例语句。下面是简单的门实例语句的格式。 g a t e _ t y p e [i n s t a n c e _ n a m e] (term1, term2, . . . ,termN) ; 注意，i n s t a n c e _ n a m e是可选的；g a t e _ t y p e 为前面列出的某种门类型。各 t e r m用于表示与 门的输入/输出端口相连的线网或寄存器。 同一门类型的多个实例能够在一个结构形式中定义。语法如下 : g a t e _ t y p e [i n s t a n c e _ n a m e 1] (term11, term12, . . .,term1N) , [i n s t a n c e _ n a m e 2] (term21, term22, . . .,term2N) , . . . [i n s t a n c e _ n a m e M] (termM1, termM2, . . .,termMN) ; 5.2 多输入门 内置的多输入门如下: 多输入门 and nand nor or xor xnor 这些逻辑门只有单个输出， 1个或多个输入。多输入 门实例语句的语法如下: 图5-1 多输入门 m u l t i p l e _ i n p u t _ g a t e _ t y p e [i n s t a n c e _ n a m e] (OutputA, Input1, Input2, . . .,InputN) ; 第一个端口是输出，其它端口是输入。如图5 - 1所示。 40 Verilog HDL 硬件描述语言 下载 下面是几个具体实例。图5 - 2为对应的逻辑图。 and A 1 (Out1, In1, In2) ; a n d R B X (Sty, Rib, Bro, Qit, Fix) ; x o r (Bar, Bud [ 0 ] ,B u d [1], B u d [ 2 ] ) , (Car, Cut [0], C u t[ 1 ] ) , (Sar, Sut [2], S u t [1], S u t[0], S u t [ 3 ] ) ; 图5-2 多输入门实例 第一个门实例语句是单元名为 A 1 、输出为O u t 1、并带有两个输入I n 1 和I n 2 的两输入与门。 第二个门实例语句是四输入与门，单元名为 R B X ，输出为S t y ，4个输入为R i b 、B ro 、Q i t和F i x 。 第三个门实例语句是异或门的具体实例，没有单元名。它的输出是