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EDA专业论坛 » HDL语言 » verilog HDL 的阻塞和非阻塞语句在FPGA各种设计中的分析(之一)(原创)
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标题: verilog HDL 的阻塞和非阻塞语句在FPGA各种设计中的分析(之一)(原创)
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verilog HDL 的阻塞和非阻塞语句在FPGA各种设计中的分析(之一)(原创)
在FPGA设计中完全透视verilog HDL 的阻塞和非阻塞语句
此帖为个人原创帖子,是个人的一些心得体会
阻塞和非阻塞语句作为verilog HDL语言的最大难点之一,一直困扰着FPGA设计者,即使是一个颇富经验的设
计工程师,也很容易在这个点上犯下一些不必要的错误。阻塞和非阻塞可以说是血脉相连,但是又有着本质的差
别。理解不清或运用不当,都往往会导致设计工程达不到预期的效果,而其中的错误又很隐晦。下面我和大家讨论
UID 29513 讨论阻塞和非阻塞语句的本质区别和在FPGA设计中的不同运用。
精华 2 阻塞语句,顾名思义,即本条语句具有影响下一条语句的作用,在同一个进程always 中,一条阻塞赋值语句
积分 7527 的执行是立刻影响着下条语句的执行情况和结果。如果该条语句没有执行完,那么下条语句不可能进入执行状态
帖子 228 的,因此,从字面层上理解,该条语句阻塞了下面语句的执行。阻塞语句最能体现verilog HDL和C语言之间的血缘
EDA元 7022 元 关系,比如,在时钟沿触发的always进程里,若先执行b=c,再执行a=b,那么本质上,在一个时钟沿触发里面,
威望 101 a=c成立,即是说,不要b变量,直接在进程里赋值a=c,结果是一样的。这和c语言中b=c,a=b性质相同。
阅读权限 100 非阻塞语句,非阻塞语句应该来说,更能体现硬件电路的特点。这正是非阻塞语句广泛应用于时序逻辑电路
注册 2004-7-19 的原因。接上面的例子,如果在一个时钟沿触发的always进程里面,b=c,a=b那么就不可能直接在进程里面赋值
来自 北京
a=c.因为c的值要经过两个时钟延迟才传到a里面,即c若从0变为1,那么要经过两个clk上升沿才传到a,a的值才从
状态 离线
0变为1。两次赋值正是体现了两个时钟延迟的特点。这种特点即是非阻塞语句非阻塞的的原因导致的,就是说,
a=b,不会因为b=c没有执行完毕而不执行,只要时钟触发进程,那么a=b,b=c 同时执行。所以,如果c为1,b
为0,a为1的话,那么在在非阻塞语句
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