网站大量收购独家精品文档,联系QQ:2885784924

verilog HDL 的阻塞与非阻塞语句在FPGA各种设计中的分析(之一)(原创).pdf

verilog HDL 的阻塞与非阻塞语句在FPGA各种设计中的分析(之一)(原创).pdf

  1. 1、本文档共7页,可阅读全部内容。
  2. 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
EDA专业论坛 ——最大最专业FPGA/IC设计论坛(FPGA设计|IC设计|仿真|...在FPGA各种设计中的分析(之一)(原创) - powered by Discuz! » gkb986: 退出 | 短消息 | 控制面板 | 搜索 | 版主申请 | 版主评分 | 宣传中心 | 帮助 EDA专业论坛 » HDL语言 » verilog HDL 的阻塞和非阻塞语句在FPGA各种设计中的分析(之一)(原创) 论坛发贴规则及奖惩办法2006.5 您有 1 条新消息 [查看详情] [不再提示] 内容: 赛灵思Xilinx公司招聘嵌入式处理专家,工作地点:深圳 详细信息请参考 来自: mail007 标题: [Discuz!] 赛灵思X ... 如 ... 上一主题 下一主题 48 1/4 1 2 3 4 标题: verilog HDL 的阻塞和非阻塞语句在FPGA各种设计中的分析(之一)(原创) e人 [广告]: 【发贴规则宣传10】精华贴加5威望,再加50EDA元! 版主 verilog HDL 的阻塞和非阻塞语句在FPGA各种设计中的分析(之一)(原创) 在FPGA设计中完全透视verilog HDL 的阻塞和非阻塞语句 此帖为个人原创帖子,是个人的一些心得体会 阻塞和非阻塞语句作为verilog HDL语言的最大难点之一,一直困扰着FPGA设计者,即使是一个颇富经验的设 计工程师,也很容易在这个点上犯下一些不必要的错误。阻塞和非阻塞可以说是血脉相连,但是又有着本质的差 别。理解不清或运用不当,都往往会导致设计工程达不到预期的效果,而其中的错误又很隐晦。下面我和大家讨论 UID 29513 讨论阻塞和非阻塞语句的本质区别和在FPGA设计中的不同运用。 精华 2 阻塞语句,顾名思义,即本条语句具有影响下一条语句的作用,在同一个进程always 中,一条阻塞赋值语句 积分 7527 的执行是立刻影响着下条语句的执行情况和结果。如果该条语句没有执行完,那么下条语句不可能进入执行状态 帖子 228 的,因此,从字面层上理解,该条语句阻塞了下面语句的执行。阻塞语句最能体现verilog HDL和C语言之间的血缘 EDA元 7022 元 关系,比如,在时钟沿触发的always进程里,若先执行b=c,再执行a=b,那么本质上,在一个时钟沿触发里面, 威望 101 a=c成立,即是说,不要b变量,直接在进程里赋值a=c,结果是一样的。这和c语言中b=c,a=b性质相同。 阅读权限 100 非阻塞语句,非阻塞语句应该来说,更能体现硬件电路的特点。这正是非阻塞语句广泛应用于时序逻辑电路 注册 2004-7-19 的原因。接上面的例子,如果在一个时钟沿触发的always进程里面,b=c,a=b那么就不可能直接在进程里面赋值 来自 北京 a=c.因为c的值要经过两个时钟延迟才传到a里面,即c若从0变为1,那么要经过两个clk上升沿才传到a,a的值才从 状态 离线 0变为1。两次赋值正是体现了两个时钟延迟的特点。这种特点即是非阻塞语句非阻塞的的原因导致的,就是说, a=b,不会因为b=c没有执行完毕而不执行,只要时钟触发进程,那么a=b,b=c 同时执行。所以,如果c为1,b 为0,a为1的话,那么在在非阻塞语句

文档评论(0)

0520 + 关注
实名认证
内容提供者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档