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(2) 74LS193的功能 逻辑电路图 双时钟4位二进制同步可逆计数器 输入端CPU和CPD。 异步清零 RD 异步预置数 LD 功能表 引脚图 工作原理 在RD=0、LD=1的条件下：加计数时，令CPD=１，计数脉 冲从CPU输入；减计数时，令CPU＝１，计数脉冲从CPD输入。 异步清零 当RD=1时，不管时钟脉冲的状态如何，计数器的 输出将被直接置零。 异步置数 当RD=0，LD＝０时，不管时钟脉冲的状态如何，将立即把预置数据输入端Ａ、Ｂ、Ｃ、Ｄ的状态置入计数器的ＱA、QB、QC、QD端，称为异步预置数。 * 电子技术 数字电路部分 7 常用时序 逻辑功能器件 引言 7.1计数器　 7.2寄存器和移位寄存器 本章介绍在计算机和其他数字系统中广泛应用的两种时序逻辑功能器件——计数器和寄存器。 计数器的基本功能是统计时钟脉冲的个数，即实现计数操作，也可用于分频、定时、产生节拍脉冲等。 寄存器的基本功能是存储或传输用二进制数码表示的数据或信息，即完成代码的寄存、移位、传输操作。 引言 计数器的功能和分类 1. 计数器的功能 记忆输入脉冲的个数。用于定时、分频、 产生节拍脉冲及进行数字运算等等。 2. 计数器的分类 同步计数器和异步计数器。 加法计数器、减法计数器和可逆计数器。 有时也用计数器的计数循环规律(或称模数)来区分各种不同的计数器，如二进制计数器、十进制计数器、二－五-十进制计数器等等。 7.1　　 计数器 7.1.1 二进制计数器 　1．二进制异步计数器 （1）二进制异步加计数器 逻辑图 状态图 时序图 几个注意的问题 ２3进制加计数器，也称模八（Ｍ＝８）加计数器。 从时序图可看到，Ｑ0、Ｑ1、Ｑ2分别对ＣＰ波形进行了二分频、四分频、八分频，因而计数器　也可作为分频器。 考虑各触发器的传输延迟时间ｔpd时，对于一个ｎ位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）到来，到ｎ个触发器都翻转稳定，需要经历的最长时间是nｔpd，为保证计数器的状态能正确反映计数脉冲的个数，下一个计数脉冲（上升沿）必须在ｎtpd后到来，因此计数脉冲的最小周期 Ｔmin＝ ｎｔpd。 （２）二进制异步减计数器 逻辑图 状态图 该计数器是２3进制（模八）异步减计数器，它也同样具有分频作用。 小结 ①ｎ位二进制异步计数器由ｎ个处于计数工作状态（对于Ｄ触发器，使Ｄi＝　i；对于JK触发器，使Ji=Ki=１）的触发器组成。各触发器之间的连接方式由加、减计数方式及触发器的触发方式决定。 对于减计数器：各触发器间的连接方式则相反。 ②在二进制异步计数器中，高位触发器的状态翻转必须在低１位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现。故又称这种类型的计数器为串行计数器。 异步计数器的工作速度较低。 对于加计数器：若用上升沿触发的触发器组成，则应将低位触发器的　端与相邻高１位触发器的时钟脉冲输入端相连（即进位信号应从触发器的 端引出）； 　　　　　　　若用下降沿触发的触发器组成，则应将低位触发器的Ｑ端与相邻高ｌ位触发器的时钟脉冲输入端连接。 例　J、K触发器组成的计数器。 特点：计数脉冲同时接于各位触发器的时钟脉冲输入　　　　　端，当计数脉冲到来时，应该翻转的触发器是　　　　　同时翻转的，没有各级延迟时间的积累问题。 ２．二进制同步计数器 同步计数器也称为并行计数器。速度较串行的高。 （１）二进制同步加计数器 逻辑图 状态表 时序图 问题：如何构成4位二进制同步减计数器？ 用T触发器组成同步 二进制减法计数器 (i=0,1,2…n-1) 一个计数器既能作加计数又能作减计数。同时兼有加和减两种计数功能的计数器称为可逆计数器。 （２）二进制同步可逆计数器 逻辑图 驱动信号 X＝1时，进行加计数； 　X＝0时，进行减计数。 7.1.2　非二进制计数器 在非二进制计数器中，最常用的是十进制计数器，其他进制的计数器习惯上被称为任意进制计数器。 非二进制计数器也有同步和异步，加、减和可逆 　计数器等各种类型。 例7.1.1用Ｄ触发器设计一个８４２１码 　　　　十进制同步加计数器。 解：由于计数器在工作过程中所经历的状态　　个数、状态转换关系及状态编码等都是　　明确的，因此其设计过程较其他时序电　　路简单，同步计数器更加简单一些。 （１）列出状态表和驱动表 1个十进制计数器有10个状态 需要４位触发器组成 　(上升沿触发） 　６个状态（1010～　　　1111）是无效组合 （２）用卡诺图法化简，求得各位Ｄ触发器的　　　驱动信号的表达式。 （３）画出该计数器的逻辑电路图 （４）画出完整的状态图，检查设计的计数器能　　　否自启动。