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71宏功能模块概述
EDA技术与VHDL 第7章 LPM参数化宏模块应用 7.1 宏功能模块概述 7.1 宏功能模块概述 7.1 宏功能模块概述 7.1 宏功能模块概述 7.2 LPM模块应用实例 7.2 LPM模块应用实例 7.2 LPM模块应用实例 7.2 LPM模块应用实例 7.2 LPM模块应用实例 7.2 LPM模块应用实例 7.2 LPM模块应用实例 7.2 LPM模块应用实例 7.2 LPM模块应用实例 7.2 LPM模块应用实例 7.2 LPM模块应用实例 7.3 在系统存储器数据读写编辑器应用 7.3 在系统存储器数据读写编辑器应用 7.3 在系统存储器数据读写编辑器应用 7.3 在系统存储器数据读写编辑器应用 7.4 编辑SignalTapII的触发信号 7.4 编辑SignalTapII的触发信号 7.4 编辑SignalTapII的触发信号 7.5 其它存储器模块的定制与应用 7.5 其它存储器模块的定制与应用 7.5 其它存储器模块的定制与应用 7.5 其它存储器模块的定制与应用 7.5 其它存储器模块的定制与应用 7.6流水线乘法累加器的混合输入设计 7.6流水线乘法累加器的混合输入设计 7.6流水线乘法累加器的混合输入设计 7.6流水线乘法累加器的混合输入设计 7.6流水线乘法累加器的混合输入设计 7.6流水线乘法累加器的混合输入设计 7.7 LPM嵌入式锁相环调用 7.7 LPM嵌入式锁相环调用 7.7 LPM嵌入式锁相环调用 7.7 LPM嵌入式锁相环调用 习 题 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 7.5.2 FIFO定制 图7-22 FIFO编辑窗 7.5.2 FIFO定制 图7-23 FIFO的仿真波形 7.5.3 基于LPM_ROM的4位乘法器设计 【例7-5】 WIDTH = 8 ; DEPTH = 256 ; ADDRESS_RADIX = HEX ; DATA_RADIX = HEX ; CONTENT BEGIN 00:00 ; 01:00 ; 02:00 ; 03:00 ; 04:00 ; 05:00 ; 06:00 ; 07:00 ; 08:00 ; 09:00; 10:00 ; 11:01 ; 12:02 ; 13:03 ; 14:04 ; 15:05 ; 16:06 ; 17:07 ; 18:08 ; 19:09; 20:00 ; 21:02 ; 22:04 ; 23:06 ; 24:08 ; 25:10 ; 26:12 ; 27:14 ; 28:16 ; 29:18; 30:00 ; 31:03 ; 32:06 ; 33:09 ; 34:12 ; 35:15 ; 36:18 ; 37:21 ; 38:24 ; 39:27; 40:00 ; 41:04 ; 42:08 ; 43:12 ; 44:16 ; 45:20 ; 46:24 ; 47:28 ; 48:32 ; 49:36; 50:00 ; 51:05 ; 52:10 ; 53:15 ; 54:20 ; 55:25 ; 56:30 ; 57:35 ; 58:40 ; 59:45; 60:00 ; 61:06 ; 62:12 ; 63:18 ; 64:24 ; 65:30 ; 66:36 ; 67:42 ; 68:48 ; 69:54; 70:00 ; 71:07 ; 72:14 ; 73:21 ; 74:28 ; 75:35 ; 76:42 ; 77:49 ; 78:56 ; 79:63; 80:00 ; 81:08 ; 82:16 ; 83:24 ; 84:32 ; 85:40 ; 86:48 ; 87:56 ; 88:64 ; 89:72; 90:00 ; 91:09 ; 92:18 ; 93:27 ; 94:36 ; 95:45 ; 96:54 ; 97:63 ; 98:72 ; 99:81; END ; （1）用VHDL设计16位加法器。 【例7-6】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER16B IS PORT ( CIN : IN STD_LOGIC; A，B : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
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