微机原理07剖析.pptVIP

存储器/IO接口 A31~A3——地址线(Address) 和字节选通信号BE7#~BE0#一起定义被访问的存储器或I/O空间的物理区域 实模式下只有低17位地址线A19~A3有效 保护模式下全部29条地址线都有效 无论实模式还是保护模式，均具有64KB独立的I/O地址空间，在寻址I/O设备时，仅需使用地址线A15~A3和BE7#~BE0# 存储器/IO接口 A20M#——地址第20位屏蔽(Address 20 Mask) (输入信号） 完成屏蔽地址线第20位的功能 若A20M#为0，则在访问内部高速缓存或外部存储器时地址线第20位被屏蔽 保护模式下该信号未定义 实模式时置起A20M#，则处理器只能访问1MB地址空间 实模式时撤消A20M#，则处理器可以访问1MB地址空间以上的约64KB地址空间，称为高端内存区（HMA，High Memory Area ） 存储器/IO接口 BE7#~BE0#——字节允许信号(Byte Enable)（输出信号） 用于在当前的传送操作中选通哪几个字节 D63~D0——64条数据线（Data） D7~D0定义数据总线的最低字节， D63~D56定义数据总线的最高字节 存储器/IO接口 在一个总线周期内，经过数据总线可以传送字节、字、双字、四字，Pentium通过激活相应的BE?#来做到这一点 例：当BE7#~BE0#时，将产生何种数据传送类型，数据传送经过那些数据线？ 双字经过D31~D0传送 存储器/IO接口 存储器/IO接口 DP7~DP0——数据奇偶校验信号（Data Parity） PCHK#——奇偶校验状态信号（Data Parity Check） （输出） Pentium为每个数据字节加入校验码 在写总线周期中，为D0~D63上每一字节产生一位偶校验码，通过DP7~DP0输出 在读总线周期中， D0~D63及DP7~DP0上的数据按字节进行对应的偶校验，如出现错误，PCHK#信号将逻辑0送至外部电路 在 每个BRDY#以后的两个时钟里，以奇偶校验的状态驱动PCHK# 存储器/IO接口 PEN#——校验允许信号（Parity Enable）（输入） 用于确定发生校验错误时是否进行异常处理 如PEN#为低电平，则Pentium自动执行异常处理 PEN#引脚可以连接到Vss AP——地址校验信号(Address Parity) Pentium可以对地址信号进行校验，只要地址在A5~A31信号线上输出，就会产生偶校验位在AP引脚上输出，如果在查询周期在地址总线上检测到错误，APCHK#信号置为逻辑0 存储器/IO接口 APCHK#——地址奇偶校验状态信号 （Address Parity Check）（输出） 存储器/IO接口 W/R#——读/写控制信号（输出） 主要的总线周期定义引脚 写（高电平），读（低电平） D/C#——数据/代码控制信号（输出） 主要的总线周期定义引脚 传送数据（高电平），传送代码（低电平） M/IO#——存储器/IO选择信号（输出） 主要的总线周期定义引脚 访问存储器（高电平），访问I/O端口（低电平） 存储器/IO接口 例：如果M/IO#、D/C#、W/R#分别为0 1 0，则产生何种类型的总线周期 I/O读（输入）总线周期 ADS#——地址选通信号（输出） 指明处理器正在驱动一个新的总线周期。 ADS#在总线周期的第一个时钟里被驱动为有效，在其后的时钟里被驱动为无效。 在ADS#被置起的时钟里，A31-A3、BE7#-BE0#、M/IO#、D/C#、W/R#、CACHE#被驱动到有效电平。 存储器/IO接口 Address Strobe 存储器/IO接口 NA#——下一地址请求（输入） 当其为0时激活总线周期的流水线方式 虽然当前周期的所有数据传送还没有结束，但是外部存储器已经就绪可以接受新的总线周期，称为总线周期的流水线化。 处理器在T2、TD、T2P时钟里对NA#进行采样。 存储器/IO接口 BRDY#——突发就绪信号（输入） 指明外部系统为响应读请求，已经在数据总线上提供了有效的数据，或者外部系统为响应写请求，已从数据总线中取得数据。 处理器在T2、TD、T2P时钟里对BRDY#进行采样。 对于单次传送周期，期望有一个BRDY#返回给处理器，一旦有效的BRDY#信号被返回，本次总线周期就结束了。 对于突发传送，期望有四个BRDY#返回给处理器，一旦第四个有效的BRDY#信号被返回，本次总线周期就结束了。 中断接口 INTR——中断请求（输入） Pentium在每个时钟的上升沿采样这个信号，如INTR为高电平，则表明出现了中断请求 当一个有效的中断请求被识别后， Pentium将通