我频率计(带解释哦)---程序猿__int64ago.pdfVIP

FPGA 实验之频率计说明几点 （不要外传哈！低调） 程序猿__int64ago 居然有人跟我要源代码…… - - 还是不要共享源代码吧，这个太明显了…… 首先，我用的是 verilog+ISE10.1 ，所以下面左右说明都是基于verilog+ISE10.1 的。 学习 verilog 语法之类的就用群里的那些资料就够了，学习 ISE 最好的就是自带的帮助文件：Help- Tutorials-ISE quick start ，照着这个一步一步跟着做一遍就能队软件基本熟悉了，当然有点东西还 是不一样的，比如开始时的配置，因为这个要基于我们实验室采用的芯片，可以参考下面我给出的： 我没有做仿真，仿真我也不会…… 就不介绍 modelsim 了吧，有对其熟悉的同学可以也 发个说明放上来。还要说明的一点就是最后在下载到 板子上之前要做一个引脚映射的工作，双击 floorplan IO Pres-Synthesis ，然后对照着老师的 某个关于 IO 定义的资料自己看着办吧…… 简单说下 FPGA 的设计基本思想，当然这是我自己意 淫的，仅供参考：不要问它能做什么而是你能让它做什 么。。。说白了就是把自己设计想法先流程化，精确到 能一步一步的那种，再来用 FPGA 来做，如果做的过 程中确实因为它本身的限制或者缺陷不能达到你的要求 ， 你就要换方案了。接下来，大致说说频率计的设计，中 间会为了说明贴一些代码，只是部分。 开始，要分几个模块：控制，分频，采样，计数，显示。每个模块的说明： 一、控制： 这里需要一个电源和复位（我问老师的这个可以没有，我就用它来刷新了），还有三个闸门选择按键（这里 需要采用拨码开关而不是按键）。电源一条语句就能搞定： always @(negedge pow) begin dip = ~dip; end 就是在 pow 的下降沿的时候让 dip 反转 ，其中dip 是 D7 口 ，能控制数码管这个亮灭。 选择闸门说白了就是选择基准频率的脉宽 always @(posedge CLK_48MHZ) begin case (mode) b011: begin CLK_TW = CLK_1S;dip_t = 0;end b101: begin CLK_TW = CLK_01S;dip_t =0;end b110: begin CLK_TW = CLK_001S;dip_t =0;end default : dip_t = 1; endcase end 这里的 mode 三个拨码开关，其中 CLK_TW是闸门信号 二、分频： 为什么要分频 ？因为产生闸门信号需要，因为数码管定时刷新需要，总之，你需要的多大频率的信号就要产 生一个，怎么产生？很简单，见下面： always @(posedge CLK_48MHZ) begin if(count1 =begin CLK_1S = ~CLK_1S;count1 = 0;end else count1 = count1 + 1; if(count2 = 4800000)begin CLK_01S = ~CLK_01S;count2 = 0;end else count2 = count2 + 1; if(count = 480000)begin CLK_001S = ~CLK_001S;count = 0;end