73 Verilog HDL行为语句.DOCVIP

第 7 章 Verilog HDL语言基础 7.1 Verilog HDL设计初步 Verilog HDL是一种硬件描述语言，主要用于从级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象简单的门完整的电子数字系统。Verilog语言 C语言 Verilog语言 功能 function module, function + + 加 if-then-else if-then-else - - 减 for for * * 乘 while while / / 除 case case % % 取模 break break ！ ！ 逻辑非 define define 逻辑与 printf printf ( ( 逻辑或 int int 大于 {，} begin，end 小于 = = 大于等于 = = 小于等于 == == 等于 != != 不等于 ~ ~ 取反 按位与 | | 按位或 ^ ^ 按位异或 左移 右移 ?: ?: 等同于if-else 从表中可以看出，Verilog语言与C语言几乎完全相同。但是作为一种硬件描述语言，Verilog语言与C语言在使用中还是有着本质的区别的：C语言是一行一行依次执行的，属于顺序结构