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北航fpga实验报告 篇一：fpga实验报告 FPGA设计实验 实验报告 实验一 指令译码器的设计 实验原理 实验连线 输入信号：译码器输入开关c、b、a 接拨动开关I01（拨码开关SW3 左1 P1） 、I02（拨码 开关SW3 左2 P2）、I03（拨码开关SW3 左3 P3），输入数据data1、data2接IO9（拨码开 关SW4 左1 P11）、 IO10（拨码开关SW3 左2 P12） 输出信号： LED 模块O25 P43； 实验操作 改变译码器的输入值（a、b、c）和输入数据值（data1、data2），输出数据按设计值输出。 实验程序与注释 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder is port(a,b,c: in std_logic; data1,data2: in std_logic; d_out: out std_logic); end entity decoder; architecture one of decoder is signal temp:std_logic_vector(2 downto 0); begin templt;=abc;--位操作 process(temp,data1,data2) begin case temp is when quot;001quot;=gt; d_outlt;= data1 and data2; when quot;010quot;=gt; d_outlt;= data1 or data2; when quot;011quot;=gt; d_outlt;= not(data1 and data2);--教材中并未说清，这里认为是取“与非”； when quot;100quot;=gt; d_outlt;= data1 xor data2; when quot;101quot;=gt; d_outlt;= not(data1 xor data2); when others=gt; d_outlt;= #39;Z#39;; end case; end process; end one; 实验二 步进电机状态机设计 实验原理 实验连线 输入信号： 时钟clk 接10Hz 输入(SW7) P152；方向dir接拨动开关I01（拨码开关SW3 左1）P1 ； 输出信号：4 位输出信号接LED 模块O25—O28。P43～P46； 实验操作 下载程序，将SW7 拨至第二段（10Hz），此时，LED 灯的前1 位会有规律的闪烁。 改变方向开关的电平信号，指示灯的移动方向立即改变。 实验程序与注释 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity state_stepper_b is port(clk,dir:in std_logic; q:out std_logic_vector(3 downto 0)); end state_stepper_b; architecture arc of state_stepper_b is type state_type is (s0,s1,s2,s3);--定义状态机的四个状态 signal state:state_type; begin process( clk) begin if (clk#39;event AND clk=#39;1#39;) then if (dir=#39;1#39;)then--正转时处理如下 statelt;=s0; case state is when s0=gt; statelt;=s1; when s1=gt; statelt;=s2; when s2=gt; statelt;=s3; when s3=gt; statelt;=s0; end case; else --反转时处理如下 statelt;=s3; case state is when s3=gt; statelt;=s2; when s2=gt; statelt;=s1; when s1=gt; statelt;=s0; when s0=gt; statelt;=s3; end case; end if; end if; end process; with state select--各状态对应的二进制数码 q lt;=