EDA设计数字钟报告1.docVIP

EDA设计Ⅱ实验报告 ——多功能数字钟设计 EDA设计Ⅱ实验报告 ——多功能数字钟设计 目录 一、摘要 2 二、关键字 2 三、正文 2 1、设计要求说明 2 2、方案论证 3 3、各子模块设计原理 4 （1）计时电路 4 （2）脉冲发生电路 6 （3）译码显示电路 8 （4）报时电路 12 （5）校分电路 13 （6）清零电路 14 （7）闹钟电路 15 4、整体电路图 19 5、调试 19 6、仿真 20 7、编程下载 20 四、结论 20 五、实验感想 20 1、实验中遇到的问题及解决方法 20 2、实验的收获与感受 21 六、参考文献 21 一、摘要 FPGA（Field Programmable Gates Array）现场可编程门阵列与CPLD（Complex Programmable Logic Device）复杂可编程逻辑器件都是可编程逻辑器件，是在PAL、GAL等逻辑器件基础之上发展起来的，规模比较大，适合于时序、组合等逻辑电路应用场合，不仅可编程性好并且实现方案容易改动，是电子工程设计过程中很重要的器件之一，对其编程环境的熟练使用也随之成为电子工程设计人员必备的素质之一。 本文详细阐述了如何在QuartusII软件平台下用原理图及VHDL语言的方法对逻辑器件进行编程，并下载到SmartSOPC实验系统中实现一个多功能数字钟的设计。 该多功能数字钟在正常时分秒走时的基础上还能够完成计星期、校分、校时、保持、清零等各种调整功能，且能够整点报时、设置闹钟时间并在所预置的时间响起音乐彩铃。 Abstract FPGA (Field Programmable Gates Array) field programmable gate array and CPLD (Complex Programmable Logic Device) complex programmable logic devices are programmable logic devices, which develop based on the PAL, GAL and other logic devices.They are relatively large-scale and are suitable for timing, and combination logic circuit applications.Their programmability is not only good but also easy to implement changes.It’s one of the important electronic devices of engineering design process, and the skilled use of their programming environment will become one of the essential qualities of a a electronic engineer.  This paper describes how to program under the software platform QuartusII by the means of schematic or VHDL, and download it to the SmartSOPC versatile experimental system to implement a digital clock design.  The multi-function digital clock is able to complete the week counting, hours correction, minutes correction, time holding, clearing and other adjustment functions.It can also ring every hour, and the music ringtones will ring at the time which is set by the alarm.显示对应的拉丁字符的拼音 字典 现场可编程门阵列 FPGA（Field Programmable Gates Array） 多功能数字钟 （multi-function digital clock） 校分（minutes correction） 校时（hours correction） 保持（time holding） 清零（clearing） 闹钟 （alarm） Quart