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双向端口建模 — 使用持续赋值建模 module bus_xcvr( bus_a, bus_b, en_a_b, en_b_a); inout bus_a, bus_b; input en_a_b, en_b_a; assign bus_b = en_a_b ? bus_a : bz; assign bus_a = en_b_a ? bus_b : bz; // Structural module logic endmodule 若en_a_b=1，赋值语句驱动bus_a数据到bus_b 若en_b_a=1，赋值语句驱动bus_b值到bus_a 信号en_a_b和en_b_a控制使能 双向端口建模 — 存储器端口建模 module ram_cell( databus, rd, wr); inout databus; input rd, wr; reg datareg; assign databus = rd ? datareg : bz; always @( negedge wr) datareg = databus; endmodule 当rd=1时，datareg的值赋值databus 在wr下降沿，databus数据写入datareg 复习 问题： 在Verilog中用什么结构定义一个存储器组？ 如何向存储器加载数据？ 如何通过一个双向（inout）端口传送数据？ 解答： 在Verilog中将存储器声明为一个一个2维寄存器阵列。 可以用系统任务$readmem或$readmemb或用过程赋值向存储器加载数据 因为inout两端信号必须都是net数据类型，因此只能使用基本单元，子模块，或持续赋值驱动数据。同时还必须注意确保在任何一端不要发生驱动冲突。 复习 问题： 哪个系统任务显示参数列表中信号的稳定状态值？ 每次能打开多少个输出文件？ 解答： 系统任务$monitor和$strobe显示参数列表中信号的稳定状态值。这些任务在时间前进之前输出信号值。 每次只能打开一个输出文件，包括已由仿真器打开的任何log文件。 测试中并行块 fork…join块在测试文件中很常用。他们的并行特性使用户可以说明绝对时间，并且可以并行的执行复杂的过程结构，如循环或任务。 module inline_ tb; reg [7: 0] data_ bus; // instance of DUT initial fork data_bus = 8b00; #10 data_bus = 8h45; #20 repeat (10) #10 data_bus = data_bus + 1; #25 repeat (5) #20 data_bus = data_bus 1; #140 data_bus = 8h0f; join endmodule 上面的两个repeat循环从不同时间开始，并行执行。象这样的特殊的激励集在单个的begin…end块中将很难实现。 Time | data_ bus 0 | 8’b0000_0000 10 | 8’b0100_0101 30 | 8’b0100_0110 40 | 8’b0100_0111 45 | 8’b1000_1110 50 | 8’b1000_1111 60 | 8’b1001_0000 65 | 8’b0010_0000 70 | 8’b0010_0001 80 | 8’b0010_0010 85 | 8’b0100_0100 90 | 8’b0100_0101 100 | 8’b0100_0110 105 | 8’b1000_1100 110 | 8’b1000_1101 120 | 8’b1000_1110 125 | 8’b0001_1100 140 | 8’b0000_1111 建立时钟 例1：虽然有时候在设计中给出时钟，但通常时钟是测试基准中建立。 下面介绍如何产生不同的时钟波形。同时给出用门级和行为级描述方法 下面是一个简单对称时钟的例子： reg ck; always begin #( period/2) ck = 0; #( period/2) ck = 1; end reg go; wire ck; nand #( period/2) u1 (ck, ck, go); initial